四川大学数字电子技术基础课件第七章 第一节.pptVIP

3）由于各个触发器的状态几乎是同时改变的，在译 码显示时，不易产生差错； 4）在同步计数器中，由于全部触发器都由同一个脉 冲源来驱动，要求脉冲源具有较大的功率。 特点及性能评价 时钟方程： 输出方程： 7.1.2 非二进制计数器 7.1.2 非二进制计数器 驱动方程 JK触发器的特性方程： 十进制同步减法计数器 状态图 设计一个十进制同步加法计数器 选用4个CP下降沿触发的JK触发器，分别 用FF0、FF1、FF2 、FF3表示。 输出方程： 状态方程 状态方程 状态方程 状态方程 比较得驱动方程： 将无效状态1010～1111分别代入状态方程进行计算，可以验证在CP脉冲作用下都能回到有效状态，电路能够自启动。 1、常用数字集成电路计数器芯片举例: 74LS160 4位同步十进制加法计数器，异步清除 74LS161 4位同步二进制加法计数器，异步清除 74LS162 4位同步十进制加法计数器，同步清除 74LS163 4位同步二进制加法计数器，同步清除 74LS190 4位同步十进制加/减法计数器 74LS191 4位同步二进制加/减法计数器 74LS192 4位同步十进制加/减法计数器，带清除 74LS193 4位同步二进制加/减法计数器，带清除 7.1.3 集成计数器 4位集成二进制同步加法计数器74LS161/163 ①CR=0时异步清零。 ②CR=1、LD=0时同步置数。 ③CR=LD=1且CPT=CPP=1时，按照4位自然二进制码进行同步二进制计数。 ④CR=LD=1且CPT·CPP=0时，计数器状态保持不变。 74LS163的引脚排列和74LS161相同，不同之处是74LS163采用同步清零方式。 双4位集成二进制同步加法计数器CC4520 ①CR=1时，异步清零。 ②CR=0、EN=1时，在CP脉冲上升沿作用下进行加法计数。 ③CR=0、CP=0时，在EN脉冲下降沿作用下进行加法计数。 ④CR=0、EN=0或CR=0、CP=1时，计数器状态保持不变。 4位集成二进制同步可逆计数器74LS191 U/D是加减计数控制端；CT是使能端；LD是异步置数控制端；D0～D3是并行数据输入端；Q0～Q3是计数器状态输出端；CO/BO是进位借位信号输出端；RC是多个芯片级联时级间串行计数使能端，CT＝0，CO/BO＝1时，RC＝CP，由RC端产生的输出进位脉冲的波形与输入计数脉冲的波形相同。 4位集成二进制同步可逆计数器74LS193 CR是异步清零端，高电平有效；LD是异步置数端，低电平有效；CPU是加法计数脉冲输入端；CPD是减法计数脉冲输入端； D0～D3是并行数据输入端；Q0～Q3是计数器状态输出端； CO是进位脉冲输出端；BO是借位脉冲输出端；多个74LS193级联时，只要把低位的CO端、BO端分别与高位的CPU、CPD连接起来，各个芯片的CR端连接在一起，LD端连接在一起，就可以了。 2、任意 N进制计数器 利用现有的成品计数器外加适当的电路连接成任意进制计数器。用M进制集成计数器构成N进制计数器时，如果MN，则只需一片M进制计数器；如果MN，则要多片M进制计数器。 反馈清零法：适用于有清零输入端的集成计数器。 原理是不管输出处于哪一状态，只要在清零输入 端加一有效电平电压，输出会立即从那个状态回 到0000状态，清零信号消失后，计数器又可以从 0000开始重新计数。 反馈置数法：适用于具有预置功能的集成计数器。 对于具有预置数功能的计数器而言，在其计数过程 中，可以将它输出的任意一个状态通过译码，产生 一个预置数控制信号反馈至预置数控制端，在下一 个CP脉冲作用后，计数器会把预置数输入端A、B、 C、D的状态置入输出端。预置数控制信号消失后， 计数器就从被置入的状态开始重新计数。 1、用同步清零端或置数端归零构成N进置计数器 2、用异步清零端或置数端归零构成N进置计数器 （1）写出状态SN-1的二进制代码。 （2）求归零逻辑，即求同步清零端或置数控制端信号的逻辑表达式。 （3）画连线图。 （1）写出状态SN的二进制代码。 （2）求归零逻辑，即求异步清零端或置数控制端信号的逻辑表达式。 （3）画连线图。 在前面介绍的集成计数器中，清零、置数均采用同步方式的有74LS163；均采用异步方式的有74LS193、74LS197、74LS192；清零采用异步方式、置数采用同步方式的有74LS161、74LS160；有的只具有异步清零功能，如CC4520、74LS190、74LS191；74LS90则具有异步清零和异步置9功能。 用74LS163来构成一个十二进制计数器。 （