基于锁相环的频率合成器的计与实现.docVIP

西北工业大学明德学院本科毕业设计论文 本科毕业设计论文 题 目 数字锁相环频率合成器的设计研究 专业名称 电子信息工程 学生姓名 李研 指导教师 仲瑞鹏 完成时间 2012年6 月 设计 设计 论文 一、题目： 数字锁相环频率合成器的设计与研究 二、指导思想和目的要求： 课题以锁相环为主要器件融合相应的数字电路芯片研究设计的一种信号源。在现代无线通信系统中，对于稳定的频率源的需求也越来越广泛，而频率稳定度问题则已成为许多现代通信系统和设备的一个关键性技术问题。 三、主要技术指标： 1．输出信号源的频率范围10HZ-1MHZ 2．频率间隔为10HZ。 3．输出信号为方波，幅度0-10V可调。 四、进度与要求: 1～3周课题的调研与题目分析。 4～7周查阅文献资料，准备论文素材。 8～12周完成电路图设计，课题研究与素材资料的整理。 13～15周撰写论文。 16周论文评阅，准备答辩。 17周毕业设计论文答辩。 五、主要参考书及参考资料: [1]张厥盛.锁相技术.西安电子科技大学.2006. [2] 陈有卿.通用集成电路应用与实例分析.中国电力出版社[M].2007. [3] 王公望.现代电子电路应用基础.西安电子科技大学出版社[M].2005. [4] 蒋焕文. 电子测量. 中国计量出版社[M].2004. [5] （美）舒（Shu,K.L.）.CMOS锁相环：分析和设计.科学出版社[M].2007. [6] （美）佛朗哥（Franco,S.）. 基于运算放大器和模拟集成电路的电路设计(第4版).西安交通大学出版社[M].2009. [7] 李金明，刘伟.电子技术实验实训指导.电子工业出版社[M].2008. [8] 李金明，刘伟.电子技术实验实训指导.电子工业出版社[M].2008. [9] 岳怡.数字电路与数字电子技术.西北工业大学出版社[M].2007. 学生 ___________ 指导教师 ___________ 系主任 _________ 西北工业大学明德学院本科毕业设计论文 目 录 TOC \o 1-3 \h \z \u (12)=1 ，MR(10) =1时，计数器清零。 单片4522分频器，拨盘开关为BCD码开关，如当数据窗口显示3时则低两位开关选通；当显示5时，第三位和第一位开关选通，其余根据BCD码规则类推。4个100K电阻用来保证当拨盘开关某脚不和4522相连时，也就是悬空时，为低电平。工作过程是这样的：设拨盘开关拨到N，当某时刻PE（3）=1，则N置到IC内的计数器中，下一个CP来时，计数器减计数变为N-1，……，一直到第N个CLK来时，计数器为0。这时由于CF（13）=1，所以“O”（12）端=1，也即PE（3）=1又恢复到开始状态，开始一个新的循环。很显然，每来个N个CP，O（12）就会出现一个高电平，也就是O（12）应是CP的N分频信号。具体4522功能如下.用CD4522电路代替方案一CD4017部分，组成1～9KHz频率合成器。 图3-15 单片4522分频电路 方案三：由于本设计频率合成器最高频率为1MHZ，那么我们选用五片CD4522组成1～99999KHZ频率合成器。 除N可编程分频器的功能是每输入N个信号脉冲就输出一个脉冲，分频比N可以人为预置，本频率合成器采用了五级CD4522的级联形式，通过BCD拨盘开关进行并行输入，故可从1~99999进行预置分频。 分频比由五个4段键控开关共20段键控开关来控制。以下是五级CD4522组成的电路图： 图3.16 N分频电路 方案比较： 虽然三个方案都能实现频率合成器，方案一和方案二差不多，原理简单，结构清晰，但是最终频率只能实现1～9kHz，而方案三虽然原理和结构上都比较复杂，但是可以达到1～99999KHz的频率变化，所以选择方案三。 CD4522芯片介绍： 图3.17 4522芯片引脚图 ★ CF反馈输入端 ★ CLK时钟输入端 ★ P0～P3并行数据输入端 ★ INH禁止端 ★ Q0～Q3计数器输出端 ★ O计数器零输出端 ★ VDD正电源 ★ VSS地 CD4522是可预置数的二一十进制1/N减计数器。其引脚见上图。其中P0-P3是预置端，Q0—Q3是计数器输出端，其余控制端的功能如下： PE（3