简易时钟的设计EDA.docVIP

本课程设计主要介绍了运用EDA技术实现“电子时钟”的设计，以达 到对EDA技术的熟练掌握，提升对《EDA技术及应用》课程所学的内容的 掌握和应用，文介绍一种利用FPGA可编程逻辑器件设计数字电子时钟的 方法及过程。文中包含各部分程序及经过max-plusTT仿真的波形。通过 对max-plusll的使用熟悉max-plusll仿真软件的工作方法及应用。 关键字：EDA FPGA 电子时钟 max-plusll 目录 TOC \o 1-5 \h \z \o Current Document \h I \o Current Document \h 设计方案及原理 2 1设计方案 2 \o Current Document \h 1?2设计原理 2 \o Current Document \h 设计过程 4 \o Current Document \h 1顶层设计 4 \o Current Document \h 2. 2各个模块程序及波形 4 2.2. 1小时模块 4 2. 2. 2分钟模块 6 2. 2.3秒钟模块 7 \o Current Document \h 2.2.4数码管译码模块 9 \o Current Document \h 2.2.5数码管片选模块 10 \o Current Document \h 2.2.6数码管扫描模块 11 2. 2. 7分频模块 12 \o Current Document \h 2. 3硬件电路图 15 总结 16 \o Current Document \h 参考资料 17 附录I简易时钟电路图 18 \o Current Document \h 附录II元件清单 19 1 ?设计方案及原理 设计方案 根据电路特点，可用层次化结构化设计概念。将此项设计任务分成 若干模块： 时钟模块：由外部晶振提供； 秒钟模块：对秒进行60循环计数，并向分钟产生进位，同时具 有调分功能； 分钟模块：对分进行60循环计数，并向小I］寸产生进位，同吋具 有调时功能； 小时模块：对小时进行24进制循环计；。 10分频器和4分频器：将外部时钟分频为1Hz的时钟信号； 6选1扫描显示： 7段数码管译码器：译出数码管要显示的数字。 1?2设计原理 电子钟是一个将“时必分”显示于人的视觉器官的计时装置。它的计时 周期为24小吋；显示满刻度为23时59分59秒，秒由两个数码管显示, 将标准秒信号送入“秒计数器=每累加60秒发送一个“分脉冲吟言号，该 信号将被送到“时计数器。“时计数器采用24进制计数器，可实现对一 天24小时的累计。译码显示电路将“时分,，“秒”计数器的输出状态六 段显示译码器译码。通过六位LED七段显示器显示岀来。数字钟结构 组成框图如图121。 图1.2.1数字钟结构方框图 2?设计过程 2. 1顶层设计 顶层文件是将各个模块连接在一起的模块。其中，elk提供吋钟信号, setmin用来调节分钟,sethour用来调节小时。输出cout［2?.0］是片选 信号，输出a［6..O］连接7段数码管的7个引脚。其顶层文件的电路图 如图2. 1. Io 图2. 1. 1顶层图 2. 2各个模块程序及波形 2. 2. 1小时模块 小时模块的电路图如图2.2. 1,其中，H1E3..0］是小时的高位, 1IO[3. .0]是小时的低位。当I10E3..0]计到9时向高位进一。当H1E3..0] 与H0[3. . 0]分别计到0010和0011吋，自动为OOOOo — HOUR - CLK HX[3 . HOE3 ? OJ OJ ? a 图2. 2. 1小时模块 library ieee; use ieee. std_logic_l164. all; use ieee. std logic unsigned, all; entity hour is port(elk:in std_logic; hl, hO:out std_logic_vector(3 downto 0)); end hour; architecture art of hour is signal cntl, cntO:std_logic_vector(3 downto 0); begin process (elk) begin if elkevent and clk=1’ then if cntl二〃0010〃 then if cntO二〃0011〃 then cnt0二〃0000〃； cntlU〃0000〃； else cnt0=cnt0+l; end if; elsif cntO二〃1001〃 then cnt(K 二〃0000〃； cntl=cntl+1; else cnt0=