烟台大学光电信息科学技术学院数字系统与逻辑设计课件第五章 时序逻辑电路（5）.pptVIP

* 0 1 5.5 可编程时序逻辑电路 5.5.1 可编程计数器 一、可编程同步加法计数器 A0B0A1B1A2B2A3B3 CC14585 A B A = B A B A0 A1 A2 A3 74161 Q0 Q1 Q2 Q3 CTT LD CO CP CTP D0 D1 D2 D3 CR 1 1 A B A = B A B 若 N = 11 0 0 1 1 ? 0 0 0 0 ? 0 0 0 1 ? 0 0 1 0 ? 0 0 1 1 ? 0 1 0 0 ? 0 1 0 1 ? 0 1 1 0 ? 0 1 1 1 ? 1 0 0 0 ? 1 0 0 1 ? 1 0 1 0 ? 1 0 1 1 ? 1 1 0 0 1 0 ? 0 0 0 0 0 1 二、可编程同步减法计数器 利用集成减法或可逆计数器的预置数功能实现。 如二进制减法计数器 CC14526 ： CC14526 Q0 Q1 Q2 Q3 CP BO CP CF D0 D1 D2 D3 1 EN CR LD CR 1 D0 D1 D2 D3 LD B EN 异步清零 异步置数 CF — 级联反馈输入 (一) N 16 计数容量 = N + 1 N = D3D2D1D0 状态图: D3D2D1D0 ? … ?0 (二) N 16 1 CC14526 Q0 Q1 Q2 Q3 CP BO CP CF D0 D1 D2 D3 EN CR LD B0 EN CC14526 Q0 Q1 Q2 Q3 CP BO CF D0 D1 D2 D3 EN CR LD B1 级联 原则: 1. 最高一级的 CF 接 1； 2. BO接低一级的CF ； 3. 低一级的Q3接高一级的CP ； 4. 最低一级的BO接本级的EN； 5. 其余各级的 EN = 0 ； 6. 各级的CR接在一起、 LD 接在一起由 S 控制。 CR VDD S 1 CC14526 Q0 Q1 Q2 Q3 CP BO CP CF D0 D1 D2 D3 EN CR LD B0 EN CC14526 Q0 Q1 Q2 Q3 CP BO CF D0 D1 D2 D3 EN CR LD B1 CR VDD S CF CF0 N0 工作原理: N1 1. 将预置数送入计数器，使 N = N0 + 16N1； 2. 因 CF0 = B1 = 0，一直按减法规律计数； 3. 当高一级减至0， CF0 = B1 = 1，待低一级也减至0，EN = B0 = 0，禁止CP 输入，计数完成。 5.5.2 可编程逻辑器件 (PLD) (Programmable Logic Device) 一、PLD的基本结构和分类 (一) 基本结构 输 入 电 路 与 门 阵 列 或 门 阵 列 输 出 电 路 ? ? ? ? ? ? 输 入 或项 输入项 积项 输 出 1 A A A A A A PLD的输入缓冲电路 (二) 分类 1. 按可编程情况分 80年代初 可组态 固定 可编程 GAL 70年代末 固定 固定 可编程 PAL 70年代中 固定 可编程 可编程 PLA 70年代初 固定 可编程 固定 PROM 出现年代 输出电路 或阵列 与阵列 分 类 (1) PROM — 可编程只读存储器 I2 I1 I0 O2 O1 O 0 与阵列 (固定) 或阵列 (可编程) 缺点： ? 只能实现标准 与或式 ? 芯片面积大 ? 利用率低,不经济 用途： ? 存储器 ? 函数表 ? 显示译码电路 (Programmable Read Only Memory） (2) PLA — 可编程逻辑阵列 I2 I1 I0 O2 O1 O 0 与阵列 (可编程) 或阵列 (可编程) 优点： ? 与阵列、或阵列 都可编程 ? 能实现最简与或式 缺点： ? 价格较高 ? 门的利用率不高 (Programmable Logic Ar