榆林学院能源工程学院数字电子技术课件第六章 时序逻辑电路.pptVIP

十进制可逆集成器74LS192具有以下特点： (1) 该器件为双时钟工作方式，CP#-+是加计数时钟输入，CP+是减计数时钟输入，均为上升沿触发，采用8421BCD码计数。 (2) Cr为异步清 0 端，高电平有效。 (3) LD为异步预置控制端，低电平有效，当Cr=0, LD=0 时预置输入端D、C、B、A的数据送至输出端，即QDQCQBQA=DCBA。 (4) 进位输出和借位输出是分开的。  OＣ是进位输出，加法计数时，进入1001状态后有负脉冲输出。  OB为借位输出，减法计数时，进入0000 状态后有负脉冲输出。 4. 二进制可逆集成计数器74LS169  74LS169 是同步、可预置四位二进制可逆计数器，其传统逻辑符号如图6 - 39 所示，功能表如表 6 - 19 所示。 图 6 = 39 74LS169逻辑符号 表 6 – 19 74LS169功能表 74LS169 的特点如下： (1) 该器件为加减控制型的可逆计数器。U/D=1时，进行加法计数； U/D=0 时进行减法计数。模为16，时钟上升沿触发。 (2) LD为同步预置控制端，低电平有效。 (3) 没有清 0 端，因此清 0 靠预置来实现。 (4) 进位和借位输出都从同一输出端OC输出。当加法计数进入 1111 后，OC端有负脉冲输出，当减法计数进入0000后， OC端有负脉冲输出。输出的负脉冲与时钟上升沿同步，宽度为一个时钟周期。 (5) P、T为计数允许端，低电平有效。只有当LD=1,P=T=0 时，在CP作用下计数器才能正常工作，否则保持原状态不变。 例 11 分别用74LS192 和74LS169实现模 6 加法计数器和模 6 减法计数器。  解 (1) 用 74LS192 实现模 6 加、减计数器。由于 74LS192 为异步预置， 最大计数值N=10，因此，加计数时预置值=N-M-1=10-6-1=3，减计数时，预置值=M=6。其状态表分别如表6 - 20(a), (b)所示，逻辑图如图6 - 40(a)、 (b)所示。 (2) 用74LS169 实现模 6 加、减计数器。由74LS169 为同步置数，最大计数值N=16, 因此，加计数时预置值=N-M=16-6=10=(1010)2，减计数时预置值=M-1=6-1=5=(0101) 2。其状态表分别如表 6 - 20(c), (d)所示， 逻辑图如图6 - 40(c), (d)所示。 表 6 – 20 例 11 状态表 图 6 – 40 例 11 模 6 计数器 6.4 寄存器与移位寄存器 6.4.1 寄存器 1. 锁存器 锁存器是由电平触发器完成的，N个电平触发器的时钟端连在一起，在CP作用下能接受N位二进制信息。 图 6 – 41 四位锁存器的逻辑图 2. 基本寄存器 通常所说的寄存器均为基本寄存器。图6-42是中规模集成四位寄存器 74LS175的逻辑图，其功能表如表6- 21所示。 图 6 – 42 74LS175 表 6 – 21 功能表 当时钟脉冲CP为上升沿时，数码D0~D3可并行输入到寄存器中去，因此是单拍式。四位数码Q0~Q3并行输出， 故该寄存器又可称为并行输入、并行输出寄存器。Cr为0， 则四位数码寄存器异步清零。CP为0，Cr为1，寄存器保存数码不变。若要扩大寄存器位数，可将多片器件进行级联。 有的寄存器是利用Rd, Sd端，而将输入激励端作为它用， 图 6 - 43即是采用Rd, Sd寄存数据的电路。其中，图(a)是双拍式，图(b)是单拍式。 图 6 – 43 利用Rd, Sd组成寄存器 6.4.2 移位寄存器 移位寄存器的设计比较容易，因为它的状态要受移位功能的限制。如原态为 010，当它右移时，其次态只有两种可能，当移进1 时，则次态为 101；如移进 0，则次态为001。不可能有其它的次态出现，否则就失去移位功能。以 3 位右移为例，输入信号用ＳR表示。则状态迁移可用方程表示如下： 用D触发器组成时，由于Qn+1=D，故D0=SR，D1=Qn0,D2=Qn1，按此方程连接电路如图 6 - 44(a)所示。 如用JK触发器实现，由于其特征方程为