西安电子科技大学通信工程学院信息论与编码理论（研究型）课件第6章 时序电路的分析与设计.pptVIP

【例6-8】用D触发器设计一个模七同步加法计数器。  解： 本例属于给定状态的时序电路设计问题。  ① 根据题意列状态表。 根据题意，该时序电路有三个状态变量。设状态变量分别为Q2、Q1、Q0，可作出二进制状态表如表6-28所示，它是一个非完全描述时序电路的设计。  表 6-28 例 6-8 状态表 0 0 1 X 0 Q 2 Q 1 Q 0 00 01 11 10 0 1 0 1 1 0 0 1 0 X 0 Q 2 Q 1 Q 0 00 01 11 10 0 1 1 1 1 0 1 0 X 1 Q 2 Q 1 Q 0 00 01 11 10 0 1 0 0 ② 确定激励函数和输出函数。 由表6-28状态表分别画出Q2、Q1、Q0的次态卡诺图。 当使用D触发器实现时序电路时，由于D触发器的特征方程为Qn+1=D，因此，可从次态卡诺图直接求出D触发器的激励函数： 0 0 1 X 0 Q 2 Q 1 Q 0 00 01 11 10 0 1 0 1 1 0 0 1 0 X 0 Q 2 Q 1 Q 0 00 01 11 10 0 1 1 1 1 0 1 0 X 1 Q 2 Q 1 Q 0 00 01 11 10 0 1 0 0 ③ 自启动检查。 观察次态卡诺图激励函数的圈法，多余状态111的新状态为100，电路的状态图如图6-46所示，该电路具有自启动能力。 000 001 011 010 100 101 110 111 Q 2 Q 1 Q 0 ④ 画逻辑图。 ≥1 ≥1 ≥1 CP FF 0 1 D C 1 Q 0 FF 1 1 D C 1 Q 1 FF 2 1 D C 1 Q 2 2 时序电路的VHDL描述 例2.1 D触发器的VHDL描述 最简单、最具有代表性的时序电路是D触发器。对D触发器的描述包含了VHDL对时序电路的最基本和典型的表达方式，也包含了VHDL中许多最具特色的语言现象。 （实体－Entity） 电路功能描述 （结构体－Architecture） ? D CLK Q DFF1 LIBRARY IEEE ; USE IEEE.STD_LOGIC_1164.ALL ; ENTITY DFF1 IS -- 端口声明 PORT (CLK, D : IN STD_LOGIC ; Q : OUT STD_LOGIC ); END ENTITY DFF1; ARCHITECTURE bhv OF DFF1 IS --结构体描述 SIGNAL Q1 : STD_LOGIC ; --类似于在芯片内部定义一个数据的暂存节点 BEGIN PROCESS (CLK) -- 进程 BEGIN IF CLKEVENT AND CLK = 1 THEN Q1 = D ; END IF; END PROCESS ; Q = Q1 ; --将内部的暂存数据向端口输出（双横线--是注释符号） END ARCHITECTURE bhv; 例2.1 D触发器的VHDL描述 VHDL电路描述与设计平台和硬件实现对象 (组合或时序逻辑) 无关。 D CLK Q DFF1 例2.1中D触发器的VHDL描述的语言现象说明 2.1 完整VHDL程序基本构成 VHDL设计 VHDL文件 库和程序包 声明在设计或实体中将用到的常数，数据类型，元件及子程序等 实体（Entities） 声明到其实体及其设计的接口，即定义本设计的输入/出端口 结构体（Architectures） 定义了实体的实现。即电路功能的具体描述 库(Library)和程序包(Package) 程序包：定义了一组数据类型说明、常量说明、元件说明和子程序说明。以供其它多个设计实体引用。 库：是专门存放预先编译好的程序包的地方，这样它们就可以在其它设计中被调用。 库/程序包就是为了使一组类型说明，常量说明和子程序说明对多个设计实体都成为可见的而提供的一种结构。它们如同C语言中的*.h文件，定义了一些类型说明，函数一样。 例如： LIBRARY IEEE; USE IEEE.