数字后端流程(初学必看).pdf

IC 设计小镇 基本后端流程 （漂流雪拧） 2010/7/32010/7/8 本教程将通过一个 8*8 的乘法器来进行一个从verilog 代码到版图的整个流程 （当然只是基 本流程，因为真正一个大型的设计不是那么简单就完成的），此教程的目的就是为了让大家 尽快了解数字IC 设计的大概流程，为以后学习建立一个基础。此教程只是本人探索实验的 结果，并不代表内容都是正确的，只是为了说明大概的流程，里面一定还有很多未完善并且 有错误的地方，我在今后的学习当中会对其逐一完善和修正。 此后端流程大致包括一下内容： 1. 逻辑综合（逻辑综合是干吗的就不用解释了把？） 2. 设计的形式验证（工具formality ） 形式验证就是功能验证，主要验证流程中的各个阶段的代码功能是否一致，包括综合前RTL 代码和综合后网表的验证，因为如今IC 设计的规模越来越大，如果对门级网表进行动态仿 真的话，会花费较长的时间（规模大的话甚至要数星期），这对于一个对时间要求严格 （设 计周期短）的 asic 设计来说是不可容忍的，而形式验证只用几小时即可完成一个大型的验 证。另外，因为版图后做了时钟树综合，时钟树的插入意味着进入布图工具的原来的网表已 经被修改了，所以有必要验证与原来的网表是逻辑等价的。 3. 静态时序分析（STA ），某种程度上来说，STA 是 ASIC 设计中最重要的步骤，使用 primetime 对整个设计布图前的静态时序分析，没有时序违规，则进入下一步，否则重 新进行综合。（PR 后也需作signoff 的时序分析） 4. 使用cadence 公司的SOCencounter 对综合后的网表进行自动布局布线（APR ） 5. 自动布局以后得到具体的延时信息（sdf 文件，由寄生RC 和互联RC 所组成）反标注到 网表，再做静态时序分析，与综合类似，静态时序分析是一个迭代的过程，它与芯片布 局布线的联系非常紧密，这个操作通常是需要执行许多次才能满足时序需求，如果没违 规，则进入下一步。 6. APR 后的门级功能仿真（如果需要） 7. 进行DRC 和LVS ，如果通过，则进入下一步。 8. 用abstract 对此8*8 乘法器进行抽取，产生一个lef 文件，相当于一个hard macro 。 9. 将此macro 作为一个模块在另外一个top 设计中进行调用。 10. 设计一个新的ASIC,第二次设计，我们需要添加PAD ，因为没有PAD ，就不是一个完整 的芯片，具体操作下面会说。 11. 重复第4 到7 步 IC 设计小镇 1. 逻辑综合 1）设计的8*8verilog 代码如下 module mux (clk,clr,data1,data2,dataout); input clk,clr; input [7:0] data1,data2; output reg [15:0] dataout; always @(posedge clk) begin if(!clr) begin dataout=0; end else begin dataout=data1*data2; end end endmodule 2 ）综合之前，我们要选取库，写好约束条件，修改dc 的启动文件synopsys_dc.setup ，目标 库选择TSMC （此设计都是用TSMC18 的库）的typical.db 。(选择max 库会比较好) Dc 的命令众多，但是最基本的命令差不多，此设计的约束文件命令如下： create_clock -period 10 [get_ports clk] //用于时钟的创建 set_clock_latency -source -max 0.2 [get_ports clk] //外部时钟到core 的clk 连线延时 set_clock_latency -max 0.1 [get_ports clk] //core 的clk 到寄存器clk 端的net 连线延时 set_clock_uncertainty -setup 2 [get_ports clk] // 时钟