含异步清零和同步时钟使能的加法计数器设计.docVIP

EDA实验报告书 姓名 学号 实验时间 2012/5/15 课题名称 含异步清零和同步时钟使能的加法计数器设计 实验目的 1.学习计数器的设计、仿真和硬件测试方法； 2.进一步熟悉VHDL设计技术； 设计要求 设计一个24进制含异步清零和同步时钟使能的加法计数器，具体要求如下： 1.清零端高电平时，信号输出为0；使能端高电平时可以计数； 2.本计数器为上升沿触发； 3.计数器的输出为两路信号，分别代表计数值的个位和十位；两路信号以BCD码输出。 设计思路 1.初步编写出设计程序。 2.并进行编译、仿真、下载，观察实验结果。 3.总结，得出结论。 设计原理图及源程序 仿真波形图 实验结果 问题讨论 60进制的加法计数器: LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY F IS PORT(CLK,RST,EN:IN STD_LOGIC; CQ:OUT STD_LOGIC_VECTOR(3 DOWNTO 0); LQ:OUT STD_LOGIC_VECTOR(3 DOWNTO 0); COUT:OUT STD_LOGIC ); END F; ARCHITECTURE behav OF F IS BEGIN PROCESS(CLK,RST,EN) VARIABLE CQI:STD_LOGIC_VECTOR(3 DOWNTO 0); VARIABLE LQI:STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN IF RST=1 THEN CQI:=(OTHERS=0);LQI:=(OTHERS=0); ELSIF CLKEVENT AND CLK=1 THEN IF EN=1 THEN IF CQI=0101 AND LQI=1001 THEN CQI:=(OTHERS=0);LQI:=(OTHERS=0); ELSIF LQI=1001 THEN CQI:=CQI+1; LQI:=(OTHERS=0); ELSIF LQI1001 THEN LQI:=LQI+1; END IF; END IF; END IF; IF CQI=0101 AND LQI=1001 THEN COUT=1; ELSE COUT=0; END IF; CQ=CQI; LQ=LQI; END PROCESS; END BEHAV; 教师评分 操作成绩 报告成绩 教师签名 日 期