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EDA课程设计报告
——四路抢答器
学院：物理电气信息学院
班级：10级
姓名：
学号：
指导老师：杨泽林
一 方案设计
将该任务分成七个模块进行设计，分别为：抢答器鉴别模块、抢答器计时模块、抢答器记分模块、分频模块、译码模块、数选模块、报警模块，最后是顶层文件。
抢答器鉴别模块：
在这个模块中主要实现抢答过程中的抢答功能，并能对超前抢答进行警告，还能记录无论是正常抢答还是朝前抢答者的台号，并且能实现当有一路抢答按键按下时，该路抢答信号将其余个绿抢答封锁的功能。其中有四个抢答信号s0、s1、s2、s3；抢答使能信号s；抢答状态显示信号states；抢答与警报时钟信号clk2；系统复位信号rst；警报信号tmp。
2. 抢答器计时模块：
在这个模块中主要实现抢答过程中的计时功能，在有抢答开始后进行30秒的倒计时，并且在30秒倒计时后无人抢答显示超时并报警。其中有抢答时钟信号clk2；系统复位信号rst；抢答使能信号s；抢答状态显示信号states；无人抢答警报信号warn；计时中止信号stop；计时十位和个位信号tb，ta。
3. 数据选择模块：
在这个模块中主要实现抢答过程中的数据输入功能，输入信号a[3..0]、b[3..0]、c[3..0]；计数输出信号s；数据输出信号y；计数脉冲clk2，实现a、b、c按脉冲轮流选通，在数码管上显示。
4. 报警模块：
在这个模块中主要实现抢答过程中的报警功能，当主持人按下控制键，有限时间内 人抢答或是计数到时蜂鸣器开始报警，有效电平输入信号i；状态输出信号q；计数脉冲clk2。
5. 译码模块：
在这个模块中主要实现抢答过程中将BCD码转换成7段的功能。
6. 分频模块：
在这个模块中主要实现抢答过程中实现输出双脉冲的功能。
7. 顶层文件：
在这个模块中是对前七个模块的综合编写的顶层文件。
二 单元电路设计
（一）抢答模块
1.VHDL源程序
LIBRARY IEEE;--抢答鉴别模块
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY qdjb IS
PORT(rst,clk2:IN STD_LOGIC;
s0,s1,s2,s3:IN STD_LOGIC;
states:BUFFER STD_LOGIC_VECTOR(3 DOWNTO 0);
tmp:OUT STD_LOGIC);
END qdjb;
ARCHITECTURE ONE OF qdjb IS
SIGNAL ST:STD_LOGIC_VECTOR(3 DOWNTO 0);
BEGIN
P1:PROCESS(S0,RST,S1,S2,S3,CLK2)
BEGIN
IF RST=0 THEN
TMP=0;ST=0000;
ELSIF CLK2EVENT AND CLK2=1 THEN
IF (S0=1 OR ST(0)=1)AND NOT( ST(1)=1 OR ST(2)=1 OR ST(3)=1 ) THEN ST(0)=1;
END IF ;
IF (S1=1 OR ST(1)=1)AND NOT( ST(0)=1 OR ST(2)=1 OR ST(3)=1 ) THEN ST(1)=1;
END IF ;
IF (S2=1 OR ST(2)=1)AND NOT( ST(0)=1 OR ST(1)=1 OR ST(3)=1 ) THEN ST(2)=1;
END IF ;
IF (S3=1 OR ST(3)=1)AND NOT( ST(0)=1 OR ST(1)=1 OR ST(2)=1 ) THEN ST(3)=1;
END IF ;
TMP=S0 OR S1 OR S2 OR S3;
END IF ;
END PROCESS P1;
P2:PROCESS(STATES(0),STATES(1),STATES(2),STATES(3))
BEGIN
IF (ST=0000) THEN STATES=0000;
ELSIF (ST=0001) THEN STATES=0001;
ELSIF (ST=0010) THEN STATES=0010;
ELSIF (ST=0100) THEN STATES=0011;
ELSIF (ST=1000) THEN STATES=0100;
END IF;
E
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