数字系统设计基础-桂林电子科技大学--多媒体课件中心资料文档.pptVIP

数字系统设计基础 主讲：谢跃雷　（讲师） Verilog部分 介绍Verilog HDL, 内容包括： Verilog应用 Verilog语言的构成元素 结构级描述及仿真 行为级描述及仿真 延时的特点及说明 介绍Verilog testbench 激励和控制和描述 结果的产生及验证 任务task及函数function 用户定义的基本单元(primitive) 可综合的Verilog描述风格 第一讲　Verilog HDL数字系统设计综述 Verilog概述 结构化设计方法 Verilog建模 术语定义(terms and definitions) 硬件描述语言HDL：描述电路硬件及时序的一种编程语言 仿真器：读入HDL并进行解释及执行的一种软件 抽象级：描述风格的详细程度，如行为级和门级 ASIC：专用集成电路(Application Specific Integrated Circuit) ASIC Vender：芯片制造商，开发并提供单元库 自下而上的设计流程：一种先构建底层单元，然后由底层单元构造更大的系统的设计方法 。 自顶向下的设计流程：一种设计方法，先用高抽象级构造系统，然后再设计下层单元 RTL级：寄存器传输级(Register Transfer Level)，用于设计的可综合的一种抽象级 Tcl：Tool command Language, 向交互程序输入命令的描述语言 1.Verilog的历史 Verilog HDL是在1983年由GDA(GateWay Design Automation)公司的Phil Moorby所创。Phi Moorby后来成为Verilog-XL的主要设计者和Cadence公司的第一个合伙人。 在1984~1985年间，Moorby设计出了第一个Verilog-XL的仿真器。 1986年，Moorby提出了用于快速门级仿真的XL算法。 1990年，Cadence公司收购了GDA公司 1991年，Cadence公司公开发表Verilog语言，成立了OVI(Open Verilog International)组织来负责Verilog HDL语言的发展。 1995年制定了Verilog HDL的IEEE标准，即IEEE1364。 2005年制定了verilog HDL的IEEE新标准，又称Systemverilog V3.1标准. 2. Verilog与VHDL 两者的区别： VHDL侧重于系统级描述，从而更多的为系统级设计人员所采用 Verilog侧重于电路级描述，从而更多的为电路级设计人员所采用 3.Verilog HDL与 C语言 虽然Verilog的某些语法与C语言接近，但存在本质上的区别 Verilog是一种硬件语言，最终是为了产生实际的硬件电路或对硬件电路进行仿真 C语言是一种软件语言，是控制硬件来实现某些功能 利用Verilog编程时，要时刻记得Verilog是硬件语言，要时刻将Verilog与硬件电路对应起来 SystemVerilog and SystemC :面向SOC 4.Verilog的用途 Verilog的主要应用包括： ASIC和FPGA工程师编写可综合的RTL代码 高抽象级系统仿真进行系统结构开发 测试工程师用于编写各种层次的测试程序 用于ASIC和FPGA单元或更高层次的模块的模型开发 Verilog既是一种行为描述的语言也是一种结构描述语言。Verilog模型可以是实际电路的不同层次的抽象，一般分为四个抽象级： Verilog设计在抽象级上需要进行折衷 Verilog 可以在3个抽象级上建模 抽象级(Levels of Abstraction)描述选取 设计工程师在不同的设计阶段采用不同的抽象级 首先在行为级描述各功能块，以降低描述难度，提高仿真速度。 在综合前将各功能模块进行RTL级描述。 用于综合的库中的大多数单元采用结构级描述。在本教程中的结构级描述部分将对结构级(门级)描述进行更详细的说明。 Verilog还有一定的晶体管级描述能力及算法级描述能力 一个系统由总设计师先进行系统描述，将系统划分为若干模块，编写模块模型(一般为行为级)，仿真验证后，再把这些模块分配给下一层的设计师，由他们完成模块的具体设计，而总设计师负责各模块的接口定义 1.3 Verilog 建模 简单的例子（数据流方式） module HalfAdder(A, B, Sum, Carry); input A, B; output Sum, Carry; assign #2 Sum=A^B; assign #5 Carry=AB; endmodule module