数字电路大作业交流54.pptVIP

数字电路大作业交流;心得和体会;分工与协作;串行分工;两者混合使用;并行分工需要注意的问题;并行分工需要注意的问题;VHDL写作中需要注意的问题;优点;问题一：可仿真但不能综合下载;问题二：需要大量的逻辑单元;entity a is port( a0,a1,b:in std_logic_vector(3 downto 0); sel:in std_logic; result:out std_logic_vector(7 downto 0)); end; architecture arch of a is signal temp:std_logic_vector(3 downto 0); begin process(a0,a1,b,sel) begin if sel=0 then temp=a0; else temp=a1; end if; result=temp*b; end process; end;;结构图;ＩＦ语句引起的问题;问题三：出现“莫名其妙”的错误;多重驱动;改进措施： 用中间变量代替，最后经判断再赋值给信号输出。 把１个ｐｒｏｃｅｓｓ拆成两个ｐｒｏｃｅｓｓ，再写一个其他语句决定输出。 ;一个进程中只能有一个沿检测语句，其他的都只能监测电平。 沿检测的过程： 检测敏感信号在一段时间（δ）内发生变化。 检测敏感信号又过了一段时间（δ）后的逻辑状态。 ;VDHL与数字电路基础的关系;MAX+PLUS中不被大家注意的功能;Fast：系统在综合时，将会按芯片运行的最快速度优化用户设计，而不是占用芯片资源情况。 Normal：系统综合时尽量利用芯片的可用资源。 WYSIWYG：保持用户所设计的各种逻辑关系，对于一些不必要的逻辑内容也予保留。 Optimize：用于可以调节滑块，以自定义自己的要求。 area：优先资源占用；speed：优先运行速度。 ;Ｆａｓｔ Total logic cells required: 　524Total flipflops required: 　93 WYSIWYG Total logic cells required: 1447 Total flipflops required: 93 ;Slow slew rate：减缓信号的跳变速度，当许多输出信号同时发生变化时，选择此项将会缓解由于跳变引起的噪声。 XOR synthesis：系统会自动创建一些异或门来化简逻辑。;谢谢大家 祝大家考试顺利;x(u$rZoWkThPeMbJ7G4D1z-wt!qYmVjSgOdL9I6F3B0y)v%s#oXlUiQfNcK8H5D2A+x*u$rZnWkShPeMaJ7G4C1z)wt!pYmVjRgOcL9I6E3B0y(v%s#oXlTiQfNbK8H5D2A-x*u$qZnWkShPdMaJ7F4C1z)ws!pYmUjRgOcL9H6E3B+y(v%r#oWlTiQeNbK8G5D1A-x*t$qZnVkShPdMaI7F4C0z)ws!pXmUjRfOcL9H6E2B+y(u%r#oWlThQeNbJ8G5D1A-w*t$qYnVkSgPdLaI7F3C0z)vs#pXmUiRfOcK9H5E2B+x(u%rZoWlThQeMbJ8G4D1A-w*t!qYnVjSgPdLaI6F3C0y)vs#pXlUiRfNcK9H5E2A+x(u$rZoWkThPeMbJ7G4D1z-wt!qYmVjSgOdLaI6F3B0y)v%s#pXlUiQfNcK8H5E2A+x*u$rZnWkThPeMaJ7G4C1z-wt!pYmVjRgOdL9I6E3B0y(v%s#oXleMbJ7G4D1z-w*t!qYmVjSgOdLaI6F3B0y)v%s#pXlUiQfNcK8H5E2A+x*u$rZnWkThPeMaJ7G4C1z-wt!pYmVjRgOdL9I6E3B0y(v%s#oXlUiQfNbK8H5D2A+x*u$qZnWkShPeMaJ7F4C1z)wt!pYmUjRgOcL9I6E3B+y(v%r#oXlTiQeNbK8G5D2A-x*t$qZnVkShPdMaJ7F4C0z)ws!pYmUjRfOcL9H6E3B+y(u%r#oWlTiQeNbJ8G5D1A-x*t$qYnVkSgPdMaI7F3C0z)vs!pXmUiRfOcK9H6E2B+x(u%rZoWlThQeNbJ8G4D1A-w*t$qYnVjSgPdLaI7F3C0y)vs#pXmUiRfNcK9H5E2B+x(u$rZoWkThQeMbJ7G4D1z-w*t!qYmVjSgOdLaI6F3C0y)v%s#pXlUiRfNcK8H5E2A+x