【配置知识】Virtex-5-FPGA-的配置.docVIP

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2019-08-08 发布于浙江
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【配置知识】Virtex-5 FPGA 的配置配置方案 Xilinx 为终端用户提供了配置 Virtex-5 FPGA 所需的灵活性。Virtex-5 FPGA 支持以下方案：串行最简单的配置方案，串行吞吐量。主串行 Xilinx FPGA 驱动 Xilinx PROM CLK，因为 Xilinx PROM 为 Xilinx FPGA 提供了串行（x1）配置数据。从串行 Xilinx PROM 的内部振荡器驱动 Xilinx FPGA CCLK，因为 Xilinx PROM 为 Xilinx FPGA 提供了串行（x1）配置数据。从串行外部时钟驱动 Xilinx PROM CLK，Xilinx PROM 驱动 Xilinx FPGA CCLK，因为 Xilinx PROM 为 Xilinx FPGA 提供了串行（x1）配置数据。 ?? 返回页首从串行外部时钟驱动 Xilinx FPGA CLK 和 Xilinx PROM CLK，因为 Xilinx PROM 为 Xilinx FPGA 提供了串行（x1）配置数据。主 SPI Virtex-5 FPGA 驱动 SPI PROM 时钟，因为 SPI PROM 为 Virtex-5 FPGA 提供了串行（x1）配置数据。并行并行配置，可以实现最快速的吞吐量主并 (Master-SelectMap) Xilinx FPGA 驱动 Xilinx PROM CLK，因为 Xilinx PROM 为 Xilinx FPGA 提供了字节宽的（x8）配置数据。 ?? 返回页首从并 (slave-SelectMAP) Xilinx PROM 的内部振荡器驱动 Xilinx FPGA CCLK，因为 Xilinx PROM 为 Xilinx FPGA 提供了字节宽的（x8）配置数据。从并 (slave-SelectMAP) 外部时钟驱动 Xilinx PROM CLK，Xilinx PROM 驱动 Xilinx FPGA CCLK，因为 Xilinx PROM 为 Xilinx FPGA 提供了字节宽的（x8）配置数据。从并 (Slave-SelectMAP) 外部时钟驱动 Xilinx FPGA CCLK 和 Xilinx PROM CLK，因为 Xilinx PROM 为 Xilinx FPGA 提供了字节宽的（x8）配置数据。 ?? 返回页首主 BPI Virtex-5 FPGA 驱动并行 Flash PROM，因为并行 Flash PROM 为 Virtex-5 FPGA 提供了字节宽的（x8）配置数据。