Quartus-II半加器实验报告.docVIP

装 订 线CPLD/FPGA设计实验报告 装 订 线 实验一　　半加器 创建工程 工程名称：adder 顶层实体文件名：adder 器件： EP1C12Q240C8 （要求：Cyclone系列任意器件） 创建文件 创建Block Diagram/Schematic File文件，实现一个半加器功能电路。 三、 编译工程 报告中下列数据是多少 仿真电路 创建VWF文件 设定“End Time”为20us 在VWF文件中添加Node OR Bus 编辑波形 仿真 画出仿真结果