HDL设计数字UART(中英文翻译).docVIP

译文 基于FPGA的串行控制器设计 Thomas Oelsner QuickLogic Europe 应用注释：QAN20 简介 目前设计开发和验证FPGA系统时，硬件描述语言HDL的使用变得越来越主流。采用行为级描述不仅提高了产品的设计效率，而且在设计验证中显示出其独特的优势。目前最流行的HDL语言是Verilog和VHDL语言。本文介绍了采用verilog语言对数字异步串行收发器进行设计和验证。矚慫润厲钐瘗睞枥庑赖賃軔朧碍鳝绢懣硯涛镕頃赎巯驂雞虯从躜鞯烧论雛办罴噓剥淚軔琿閔馐虯圓绅锾潴苏琺锅苁皸訝头锡紺還传礎块态環軹硷闵參镄谏争氲餑岛腻儈縛驹渦蛲递坟谐侬購馍煙鳶业郧桢击码兗驭觏廪綞户岿櫓瑶龌。 UART 通用异步串行收发器(UART)由二个独立的HDL模块组成。一个模块实现发射功能，而另一个模块则实现接收功能。发射和接收功能模块在顶层设计时组合到一起，这种接收和发射的组合是通信所必需的。数据写入发射器，从接收器读出，所有的数据是以二进制8字节的形式通过一个双向CPU接口。由地址映射的发射机和接收机通道可以很容易地建立接口。两个模块共用一个主控时钟，该时钟为mclkx16，在每个模块里，主控时钟mclkx16被分频成独立的波特率时钟。聞創沟燴鐺險爱氇谴净祸測樅锯鳗鲮詣鋃陉蛮苎覺藍驳驂签拋敘睑绑鵪壺嗫龄呓骣頂濺锇慪柠圖虬辏獨鰷濱賺钓崳輦诗贻颂縐檉脱睑篮狯謹桠馑慘臥榉愠棧