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序列发生器设计 序列发生器 数字系统中，常需要串行周期性信号； 序列信号：按照特定顺序排列的串行数字信号； 序列信号发生器：生成某个特定规则下的序列信号的电路。 序列发生器的应用 序列发生器的应用广泛：例—M序列加密系统 序列发生器的设计 序列信号发生器的设计方法： 根据给定的序列信号设计序列信号生成电路； 根据序列长度M，选择长度为M的序列信号； 序列信号发生器的结构： 移存型序列信号发生器； 计数型信号发生器； 移存型序列信号发生器 以移位寄存器作为主要存储部件； 将给定的长度为M的序列信号，按移存规律，组成M个状态组合，完成状态转移； 求出移位寄存器的串行输入激励函数，即可构成该序列信号的产生电路。 例：设计产生序列信号为11000的发生器 移存型序列信号发生器 移存型序列信号发生器 第一步：根据要求列真值表和状态图 第二步：根据真值表画卡诺图，求次态方程； Q1n+1=not(Q3n.Q2n) 第三步：检查系统能否自启动； 第四步：确定触发器类型和数目； 第五步：确定逻辑电路图； 移存型序列信号发生器 序列发生器的功能仿真波形的建立 计数型序列信号发生器 以同步计数器为基础； 例：设计产生序列信号为1111000100的发生器； 序列长度M=10，选用一个模10的同步计数器 计数型序列信号发生器 计数型序列信号发生器 计数型序列信号发生器 状态机实现序列信号发生器 试用状态机的设计方法实现序列 0110101发生器 状态机实现序列信号发生器 状态图——利用QuartusII软件 * X E Y E Y X 1 0 0 3 1 1 0 4 0 0 0 2 0 0 1 1 0 1 1 0 Q1 Q2 Q3 序号 状态转移表 entity shiftxuilie is port(clk:in bit; d: in bit; set: in bit; reset:in bit; q:out bit; nq:out bit ); end shiftxuilie; architecture behavioral of shiftxuilie is component Dtrigger port(clk:in bit; d: in bit; set: in bit; reset: in bit; q: out bit; nq:out bit ); end component; signal t0,t00,t01,t1,t10,t11,t2,t20,t21,t3,t4,t5:bit:=0; begin U1:Dtrigger port map(clk,t0,set,reset,t00,t01); U2:Dtrigger port map(clk,t00,set,reset,t10,t11); U3:Dtrigger port map(clk,t10,set,reset,t20,t21); t0=t11 and t21; q=t20; nq=not t20; end behavioral; 0 1 0 0 1 0 0 0 0 1 1 1 1 1 0 0 0 1 1 0 0 1 0 1 0 0 0 0 1 0 1 1 1 0 0 1 0 1 0 0 1 1 0 0 0 1 0 0 0 0 F Q0 Q1 Q2 Q3 F=(not(Q3)and not(Q2)) or (Q1 and Q0) library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use ieee.std_logic_unsigned.all; entity counterxuelie is port(clk:in std_logic; clr: in std_logic; f:out std_logic; q:out std_logic_vector(3 downto 0)); end counterxuelie; architecture behavioral of counterxuelie is signal q0:std_logic_vector(3 downto 0); signal temp1,temp2,temp3:std_logic; begin process(clk,clr) begin if(clr=0)then q0=0000; elsif(clkevent and clk=1)then if(q0=1001)then q0=0000;