嵌入式存储器可测性设计与片上修复技术分析.pdfVIP

AdHocDFT……………………………………………………………………………………………7DFT………………………………………………………………………………．………．84．24．2．14．2．5Structured2．211 嵌入式存储器可测性设计及片上修复技术研究 4．3MBIST电路的顶层设计……………………………………………………．．39 4．3．1 MBIST模块端口………………………………………………………39 4．3．2MBIST的顶层连接……………………………………………………40 4．3．3多片存储器MBIST……………………………………………………41 4．4测试仿真………………………………………………………………………42 4．5小结……………………………………………………………………………………………………．．45 第五章嵌入式存储器的片上修复……………………………………………………47 5．1电子可编程熔丝………………………………………………………………47 5．2冗余逻辑的设计………………………………………………………………49 5．3 control模块……………………………………………………………50 Repair 5．4修复系统的整体实现…………………………………………………………52 5．5修复系统的优化………………………………………………………………56 5．6小结……………………………………………………………………………57 第六章总结……………………………………………………………………………59 致谢………………………………………………………………………………………．61 参考文献………………………………………………………………………………．63 第一章绪论 第一章绪论 1．1研究背景与意义 随着半导体技术的不断发展，IC的集成度越来越高，SoC逐渐成为IC设计 的主角【11。与此同时，人们对芯片可测性和可靠性的要求也在提高，而SoC本身 的高复杂性给测试和修复技术带来了很大的挑战【2】【31。集成度提高的同时，特征尺 寸越来越小，也就是说在同样大小的面积上晶体管的数目越来愈多，从而引起的 物理缺陷也在增加。根据摩尔定律，这种趋势还要继续下去。这意味着更多的晶 体管会引起更多的缺陷，从而需要更多的测试向量和测试时间。随着半导体工艺 进入到纳米阶段，芯片的测试成为又一技术难题，将需要更复杂的故障模型和更 先进的测试方法。 集成电路发展的另一种趋势是芯片中的嵌入式存储器数量一直在增加【4J【5J，根 据ITRS(International for 14 TechnologyRoadmap 年芯片中嵌入式存储器的面积将达到芯片面积的94％[6J，如图1．1所示，SoC的支 配主体由逻辑转变成存储器。由于存储器密度较大，且通常采用较先进的工艺， 使其更容易出现缺陷。相对于逻辑单元的测试，存储器的测试难度更大。相对于 独立的存储器芯片测试，嵌入式存储器的测试难度更大，这是因为与嵌入式存储 器直接相连的I／0端口很少，使得存储器的直接可观性和可控性变差。同时，存储 器容量不断增大，导致测试向量越来越大，远远超出了传统测试嵌入式存储器方 法的适用范围。 嘲疆》存储嚣两联I七 (二)重JH逆辑耐妖比 ●—■ 新增逻辑耐积It； 年扮 图1．1嵌入式存储器在芯片中的面积比例 accessaccessrandomrandomaddressable2 第一章绪论