第9章 MC9S12XS128定时器模块及其应用实例.ppt

《MC9S12XS单片机原理及嵌入式系统开发》 第9章 MC9S12XS128定时器模块及其应用实例 9.6 TIM模块的脉冲累加器功能及寄存器设置 9.6.1 TIM模块脉冲累加器功能 (2) 门控时间累加方式 在有效电平期间，脉冲累加器对PACLK时钟信号进行计数。输入引脚上的有效电平跳变沿将触发脉冲累加器开始计数，有效电平结束时的跳变沿将停止计数，并使输入有效边沿标志PAIF置位。 如果允许中断(寄存器PACTL中的PAI=1)，则产生一次硬件输入中断。 向PAIF位写入1时，将自动清除该标志。 当脉冲累加器溢出时，将置位寄存器PAFLG中的PAOVF标志，如果允许脉冲累加器溢出中断(寄存器PACTL中的PAOVI=1)，则产生一次硬件溢出中断。 对PAOVF位写入1时，将自动清除该标志。 《MC9S12XS单片机原理及嵌入式系统开发》 第9章 MC9S12XS128定时器模块及其应用实例 9.6 TIM模块的脉冲累加器功能及寄存器设置 9.6.1 TIM模块脉冲累加器功能 (2) 门控时间累加方式 当TSCR1寄存器中的TFFCA=1时，对PACNT寄存器的任何访问将清除PAFLG寄存器中的PAOVF标志和PAIF标志。 在脉冲累加器未溢出时，程序可以随时读取计数寄存器PACNT来获得计数值，也可以写计数寄存器PACNT设定初始值。 【注意】门控时间累加方式的时间基准为ECLK/64，它来自一个公用的分频器，该分频器受定时器控制寄存器TSCR1中控制位TEN的控制。因此，这种方式要求定时器必须使能，即设置TEN=1，否则，脉冲累加器无法得到计数脉冲。 《MC9S12XS单片机原理及嵌入式系统开发》 第9章 MC9S12XS128定时器模块及其应用实例 9.6 TIM模块的脉冲累加器功能及寄存器设置 9.6.1 TIM模块脉冲累加器功能 (2) 门控时间累加方式 虽然脉冲累加器是TIM模块的一个子系统，但控制位PAEN与TEN相互独立。当TEN=0时，只要满足PAEN=1且PAMOD=0，PACNT仍然可以对引脚的有效边沿计数。即使脉冲累加器子系统关闭（PAEN=0），脉冲累加器的计数寄存器PACNT仍然可以访问，PACNT支持写操作，这为设置计数初值提供了方便。 由于输出比较通道7(OC7)与脉冲累加器共用同一个引脚，当定时器控制寄存器TCTL1中的控制位OM7和OL7或输出比较通道7屏蔽寄存器OC7M中的控制位OC7M7任意一个为1时，PT7将作为输出引脚。能够让脉冲累加器从PT7引脚收到独立输入信号的惟一办法是，将OM7和OL7同时设定为0，然后再设置OC7M7=0，这样就切断了OC7与引脚的联系。 《MC9S12XS单片机原理及嵌入式系统开发》 第9章 MC9S12XS128定时器模块及其应用实例 9.6 TIM模块的脉冲累加器功能及寄存器设置 9.6.2 与脉冲累加器相关的寄存器及设置 1. 16位脉冲累加器控制寄存器(16-Bit Pulse Accumulator Control Register，PACTL) 16位脉冲累加器与ICO7共享输入引脚PT7。 【PACTL寄存器的作用】确定脉冲累加器的启用、工作方式、计数的有效边沿、溢出中断和输入中断允许以及自由运行计数器时钟选择。 PAEN：脉冲累加器系统使能位 1 = 脉冲累加器系统允许。 0 = 16位脉冲累加器系统禁止。 PAEN与TEN无关。当定时器禁止时，脉冲累加器仍可以运行。 《MC9S12XS单片机原理及嵌入式系统开发》 第9章 MC9S12XS128定时器模块及其应用实例 9.6 TIM模块的脉冲累加器功能及寄存器设置 9.6.2 与脉冲累加器相关的寄存器及设置 1. 16位脉冲累加器控制寄存器(16-Bit Pulse Accumulator Control Register，PACTL) PAMOD：脉冲累加器模式选择位 只有当脉冲累加器允许(PAEN=1)时，该位才起作用。 1 = 门控时间累加模式 0 = 事件计数模式 如果定时器未启用(TSCR中的TEN=0)，没有64分频时钟PACLK，因为ECLK/64时钟由定时器的预分频器产生。此时，脉冲累加器只能工作在事件计数模式。 《MC9S12XS单片机原理及嵌入式系统开发》 第9章 MC9S12XS128定时器模块及其应用实例 9.6.2 与脉冲累加器相关的寄存器及设置 1. 16位脉冲累加器控制寄存器(16-Bit Pulse Accumulator Control Register，PACTL) PEDGE：脉冲累加器边沿控制位 只有当脉冲累加器允许(PAEN=1)时，该位才起作用。 对于PAMOD位=0(事件计数模式)， 1 = 对PT7引脚输入信号的上升沿计数。