组合逻辑电路分析和创新设计.ppt

3 组合逻辑电路的分析和设计 3.1 组合逻辑电路 3.2 门级组合逻辑电路的分析与设计 3.3 中规模逻辑器件简介 3.4 编码器和译码器 3.4.3 编码器 3.5 多路选择器和多路分配器 3.6 加法器和比较器 3.7 基于MSI组合逻辑电路的分析 3.8 基于MSI组合逻辑电路的设计 3.9 组合逻辑电路中的竞争与冒险 3.10 VHLD描述组合逻辑电路 上页 下页 后退 模拟电子 1险象(输出负脉冲) (B=C=1时） b) 静态0险象 在输入信号变化前后，稳态的输出均为0，且在0的输出上出现一个正向窄脉冲(即输出为0?1?0)。这种险象称为静态0险象。 0险象(输出正脉冲) (B=C=0时） 3.9.2 险象的识别和消除方法 1. 险象的识别 (1) 代数法 首先，找出具有竞争能力的变量； 静态1险象(如X从1 ? 0) 静态0险象(如X从0 ?1) 然后逐次改变其它变量，若得到的表达式，为下列形式之一，则有险象存在。 [解] 由函数可看出变量A和C具有竞争能力，且有 [例1] 判断 是否存在冒险现象。 由上可看出，当B=C=1时将产生1险象。 [例2] 判断 的冒险情况。 A变量 C变量 由上可看出，当B=C=0和A=B=0 时将产生 0险象。 [解] 变量A、C具有竞争能力，冒险判别如下： （2） 卡诺图法 如果两卡诺圈相切，而相切处又未被其它卡诺圈包围，则可能发生冒险现象。 判断的方法： 图上两卡诺圈相切，当输入变量ABC由111变为110时，F从一个卡诺圈进入另一个卡诺圈，若把圈外函数值视为0，则函数值可能按1 - 0 - 1变化，从而出现毛刺。 如图所示 2. 险象的消除 (1) 修改逻辑设计(增加冗余项) 增加多余项BC即是在卡诺图上两卡诺圈相切处增加了一个BC圈。 式 F=AC+AB，在B=C=1时，F=A+A 将产生 “1” 险象。 若增加多余项BC，使 则当B=C=1 时，F恒为1， 所以消除了冒险。 (2) 引入选通脉冲 由于险象仅发生在输入信号变化的瞬间，因此在这段时间内先将门封住，待电路进入稳态后， 再加选通脉冲选取输出结果。即可消除现象。 该方法简单易行，但选通信号的作用时间和极性等一定要合适。 利用选通法消除冒险 (3) 输出端接滤波电容 由于险象产生的尖峰脉冲一般都很窄，所以在输出端加一滤波电容CF，可有效地削弱尖峰脉冲幅度。 CF取值越大，滤波效果越好，但却会使正常输出信号前后沿变坏。故参数要选择合适，一般由实验确定。 (a) 未加滤波电容的输出 (b) 加滤波电容后的输出 加电容消除险象 (2) 分析功能块功能 ① 由3–8线译码器功能和 74538的介绍可知，当 二进制数a2a1a0取值为i 时，对应的输出端Yi=1 (高电平有效)，其余 输出端Yj=0 (j≠i)。 ② 由74LS151功能表可知，当使能端ST=0时，对应着A2 A 1 A 0由000 ～ 111，输出Y分别等于D0 ～ D7。 D0 D1 D2 D3 D4 D5 D6 D7 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 A2 A1 A0 Y 0 × × × 1 74LS151功能表 ③ 由74LS151功能表可知，当使能端有效时，对应着A2 A 1 A 0由000 ～ 111，输出Y分别等于D0 ～ D7。 (3) 整个电路的功能关系 当a2a1a0=i时，Di=Yi=1； 由于74LS538的Yi与74LS151的Di连接。 只有当b2b1b0也为i时，L=Di=Yi =1。即b2b1b0=a2a1a0时，L=1。 电路完成两个3位二进制数的相同比较功能，即若b2b1b0= a2a1a0，输出L=1，否则L=0。 中规模集成器件因具有体积小、功耗低、速度高及抗干扰能力强等一系列优点而得到了广泛的应用。