电子技术ch9时序逻辑电路—80学时(修改版).pptVIP

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2019-06-26 发布于湖北
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QC QA J K QB J K J K QD QD J K CPA CPB R 0(1) R 0(2) S 9(2) S 9(1) QA QB QC QD 74LS 90原理电路图 2 ) 利用集成功能组件设计计数电路一. 中规模计数器组件介绍及其应用 1. 二 - 五 - 十进制计数器 74LS90 74LS90 内部含有两个独立的计数电路：一个是模 2 计数器(CPA为其时钟，QA为其输出端)，另一个是模 5 计数器(CPB为其时钟，QDQCQB为其输出端)。外部时钟CP是先送到CPA还是先送到CPB，在QDQCQBQA这四个输出端会形成不同的码制。 QC QA J K QB J K J K QD QD J K CPA CPB R 0(1) R 0(2) S 9(2) S 9(1) QA QB QC QD CPA CPB R 0(1) R 0(2) S9(2) S9(1) NC NC VCC QA QD QB QC GND 1 2 3 4 5 6 7 14 13 12 11 10 9 8 QA QD QB QC R 9(2) R 9(1) R 0(2) R 0(1) CPB CPA 74LS90 74LS 90管脚分布图 CPA CPB QA QD QB QC R 9(2) R 9(1) R 0(2) R 0(1) 74LS90 R 0(1) R 0(2) R 9(1) R 9(2) QD QC QB QA X X 1 1 1 0 0 1 1 1 0 X 0 0 0 0 1 1 X 0 0 0 0 0 0 X 0 X 0 X X 0 X 0 0 X X 0 X 0 计数状态 74LS 90功能表 R 0(1) R 0(2) s 9(1) s 9(2) QD QC QB QA X X 1 1 1 0 0 1 1 1 0 X 0 0 0 0 1 1 X 0 0 0 0 0 0 X 0 X 0 X X 0 X 0 0 X X 0 X 0 计数状态 74LS 90功能表归纳： 1. 74LS 90在“计数状态”或“清零状态”时，均要求S 9(1)和S 9(2)中至少有一个必须为“0”。 2. 只有在R 0(1)和R 0(2)同时为 “1”时，且R 9(1)和R 9(2有一为零状态，它才进入“清零状态”；否则它必定处于“计数状态”。分析：计数时钟先进入CPA时的计数编码。 CPA CP CPB QB QD QC QA 2 5 QD QC QB 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 QD QC QB CPB QA 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1