第11章+数字时钟设计.ppt

输出信号： LED选择信号（sel） LED码显示控制信号(segment) 数字时钟设计-数字时钟的信号 第十一章 ● 该设计分成下面四个模块：定时时钟模块、扫描时钟模块、按键处理模块、定时计数模块和显示控制模块。图11.2给出了这几个模块之间的信号连接关系。 第十一章 数字时钟设计-控制模块结构 ● 1、按键处理模块 由于VHDL语言的规则，将按键的处理和定时模块设计在一起。为了描述清楚，将对按键的处理进行说明。在该设计中，采用异步复位电路方式。当复位信号低有效时，计数器停止计数，时、分、秒清零。 对于小时的递增、递减按键操作，通过一个1Hz的计数时钟采样。图11.3给出了递增、递减的操作时序。 第十一章 数字时钟设计-控制模块结构 ● 第十一章 数字时钟设计-控制模块结构 ● 当1Hz的div_clk信号的上升沿到来时，检测hour_inc和hour_dec按键，图中的虚线表示在时钟的上升沿对按键信号进行采样。当hour_inc或hour_dec按键低有效时，对小时进行递加或递减操作。 对于分钟的递加、递减按键操作，也是通过一个1Hz的计数时钟采样。原理同图11.4。 数字时钟设计-控制模块结构 第十一章 ● 2、定时时钟模块 定时时钟模块其作用就是将外部提供的1MHz的时钟，通过分频器后向模块内的定时计数模块提供1Hz的定时计数时钟。在设计定时时钟模块时，采用同步计数电路。 数字时钟设计-控制模块结构 第十一章 ● 3、扫描时钟模块 扫描时钟模块的作用就是通过对1MHz的分频处理后，向显示控制模块提供合适的显示扫描时钟，该时钟必须经过合理的设计，才能保证7段数码显示的稳定。在设计扫描时钟模块时，采用同步计数电路。 数字时钟设计-控制模块结构 第十一章 ● 4、定时计数模块 定时计数模块是该设计中最重要的一部分，在设计该模块时，为了便于后续显示控制模块的设计，将时、分、秒进行分离，即小时分成了小时的十位和个位分别处理，分钟分成了分钟的十位和个位分别处理。秒分成了秒的十位和个位分别处理。在该设计中，采用24小时计数模式。 例如：13：28：57。13为小时的表示，1为小时的十位，3为小时的个位；28为分钟的表示，2为分钟的十位，8为分钟的个位；57为秒的表示，5为秒的十位，7为秒的个位。 数字时钟设计-控制模块结构 第十一章 ● 秒的个位计数从0-9，即十进制计数。当秒的个位计数到9后，准备向秒的十位进位。秒的十位计数从0-5，即六进制计数。当秒的十位计数到5后，准备向分的个位进位。 分钟的个位计数从0-9，即十进制计数。当分钟的个位计数到9后，准备向分钟的十位进位。分钟的十位计数从0-5，即六进制计数。当分钟的十位计数到5后，准备向小时的个位进位。 对于小时的处理比较复杂，小时的十位和个位之间存在下面的关系： 当小时的十位为0或1时，小时的个位可以计数范围为0-9，即十进制计数； 当小时的十位为2时，小时的各位可以计数的范围为0-3，即四进制计数； 数字时钟设计-控制模块结构 第十一章 ● 数字时钟设计-控制模块结构 第十一章 ● 5、显示控制模块 显示控制模块主要作用是在7段数码管上正确的显示0-9的数字。sel三位LED选择线和3-8译码器相连 数字时钟设计-控制模块结构 第十一章 ● 整个工程窗口：含设计时钟源文件、仿真测试文件、用户约束文件 第十一章 数字时钟设计-控制模块结构 ● 数字时钟设计-行为仿真结果 第十一章 ● 数字时钟设计-布局布线仿真结果 第十一章 ● 选择“project-new source”； 设置实现约束文件类型Implementation Constraints File，文件名clock； 单击“下一步”，选中与“clock”关联； 单击“下一步”，单击“完成”； 选中“clcok.ucf”文件，在Process view窗口双击“Assign package pins”，出现Xinlinx PACE窗口界面； 数字时钟设计-用户约束文件设置 第十一章 ● 数字时钟设计- Xinlinx PACE窗口界面 第十一章 ● 6. 单击Design Object List-IO Pins窗口中每一信号后的Loc，可以输入对应的FPGA引脚，形式如P78。设置完成，保存文件，退出Xilinx PACE窗口，完成引脚分配。 数字时钟设计-用户约束文件设置 第十一章 ● 数字时钟设计-引脚分配文件 第十一