FPGA基于HDL的十进制计数器、显示系统设计.docVIP

PAGE PAGE 2 ****大学 实验报告 课程名称： 基于FPGA的现代数字系统设计 实验名称： 基于HDL的十进制计数器、显示系统设计 姓 名： ****** 学 号: 班 级： 电子**** 指导教师： ******信息工程学院 PAGE 一、实验原理 1、实验内容：设计具有异步复位、同步使能的十进制计数器，其计数结果可以通过七段数码管、发光二极管等进行显示。 使能控制端 使能控制端 异步清零端 十进制计数器 七段数码管显示译码器 时钟端 FPGA 进位 图2-1 系统原理图 2、模块端口信号说明 输入信号： Clk_50M 系统采样时钟 clk 待计数的时钟 clr 异步清零信号，当clr=1，输出复位为0，当clr=0，正常计数 ena使能控制信号，当ena=1，电路正常累加计数，否则电路不工作 输出信号： q[6：0]驱动数码管，显示计数值的个位 dp 1bit数据，显示计数值向十位的进位 COM共阳级数码管公共端（接VCC） 3、以自顶向下的设计思路进行模块划分： 整个系统主