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ROM应用示例 ROM应用示例 ROM初始化文件(.coe)格式 ASCII文本 第一行说明数制，可选择二进制、十进制、十六进制，以”；”结束； 第二行数据开始，固定格式； 第三行开始，要载入的初始化数据，每个数据之间用”,”隔开，可多行书写，结尾以”;”结束 memory_initialization_radix=16; memory_initialization_vector= 3f8,5,8,7,3f1,1b,… 114,243,… … 2ba,1a7,132,…; 硬核乘法器 功能： 乘法器，乘法器－累加器，乘法器－加法器/减法器，三输入加法器，桶刑移位器，宽总线多路复用器，宽计数器 特点 18×18位，补码乘法器具有完整36位结果，符号可扩展到48位； 三输入，灵活的48位加法器/减法器，具有可选的寄存器累加反馈； 动态用户控制操作方式； 级联的18位总线，支持输入取样传递； 级联的48位P总线，支持部分结果的输出传递； 多精度乘法器和算法支持，17位操作数右移位； 对称智能舍入； 提供更高性能流水线选项； 独立的复位和时钟，实现控制和数据寄存器 硬核乘法器接口 A:乘法器操作数，位宽可定义，支持有符号/无符号； B：乘法器操作数，位宽可与A不同;可导入常数 接收A口输入信号，与一个常数相乘；常数可固定，或重导入； CLK：工作时钟，上升沿有效； CE：片选，指示时钟是否有效； ND：握手信号 ACLR：异步清零信号 SCLR：同步清零信号 LOADB：当RCCM时有效；高电平时，B端口新的输入可重新输入写入； SWAPB：当RCCM时有效；高电平时，在计算模块的存储单元已存有多个常数中选择； RDY：输出有效指示； RFD：输出数据有效指示，边沿有效； O：异步输出信号； Q：同步输出信号； LOAD_DONE：当RCCM时有效，指示重新导入数据过程完成； 硬核乘法器使用步骤 添加IP Core文件 FPGA Features and Design-XTremeDSP Slice- Multiplier v9.1i 配置IP Code参数 完成配置后，实例化模块 硬核乘法器使用 硬核乘法器使用 硬核乘法器使用 硬核乘法器实例化 module multiply1(sclr,rfd,rdy,nd,clk,a,b,q); input sclr,nd,clk; output rfd,rdy; input [17:0] a,b; output [35:0] q; multiply multiply(.sclr(sclr),.rfd(rfd), .rdy(rdy),.nd(nd),.clk(clk),.a(a),.b(b), .q(q)); endmodule 硬核乘法器实例化 module multiply1(sclr,rfd,rdy,nd,clk,a,b,q); input sclr,nd,clk; output rfd,rdy; input [17:0] a,b; output [35:0] q; multiply multiply(.sclr(sclr),.rfd(rfd), .rdy(rdy),.nd(nd),.clk(clk),.a(a),.b(b), .q(q)); endmodule 设计实例：块RAM实现函数发生器 相位累加器对频率控制字线性累加，得到相位码对波形存储器寻址，输出相应幅度字，经DA得到阶梯波，最后利用滤波器平滑化 设计实例：块RAM实现函数发生器 相位累加器由N位加法器与N位累加寄存器构成：每来一个时钟脉冲，加法器将频率控制字K与累加寄存器相加，将结果送至累加寄存器输入端 累加寄存器将加法器在上一时钟脉冲产生的新相位数据反馈到加法器输入端,使加法器在下一时钟脉冲继续与频率控制器相加，累加寄存器输出数据即合成信号的相位 设计实例：块RAM实现函数发生器 用上述相位数据作为地址查波形存储器(ROM)表,得到信号幅值 波形存储器存储余弦信号波形；实际应用时，利用对称性，只需存储π/2周期波形 DA转换器将数字量波形值转换成模拟量 低通滤波器滤除不需要的取样分量，将DA后阶梯信号平滑化 设计实例：块RAM实现函数发生器 `timescale 1ns/1ps module mydds(DATA, //频率控制字WE_F, //频率控制字写使能CLKP, //时钟CE, //DDS使能ACLR, //复位SINE, //正弦信号输出COSINE //余弦信号输出); input [31 : 0] DATA;input WE_F;input CLKP;input CE;input ACLR;output [15 : 0] SIN