第2章数字IC设计方法学.ppt

module ALU(op,a,b,s,n,v,c,z); input [1:0] op; input [31:0] a,b; output [31:0] s; output n,v,c,z; wire [31:0] d,e,f,s1; assign d=ab; assign e=a|b; mux21_32 u0(f,d,e,op[0]); add u2(a,b,op[0],s1,c,v,n); mux21_32 u1(s,f,s1,op[1]); assign z=~(|s); endmodule ALU的Verilog模型 ALU的测试文件 `timescale 1ns / 1ns module ALUtest; reg clk; reg [1:0]op; reg [31:0]a,b; wire [31:0]s; wire n,v,c,z; //op=00 AND;op=01 OR;op=10 ADD;op=11 SUB; ALU A(op,a,b,s,n,v,c,z); initial clk = 1; //clock generation always #50 clk = ~clk; initial begin #20 a=32b0100_0101_0100_0000_0010_0010_0101_0001; b=32b1010_0101_0010_0000_0100_0010_0011_0010; op=2b00; #100 a=32b0100_0101_0100_0000_0010_0010_0101_0001; b=32b1010_0101_0010_0000_0100_0010_0011_0010; op=2b01; #100 a=32b0100_0101_0100_0000_0010_0010_0101_0001; b=32b1010_0101_0010_0000_0100_0010_0011_0010; op=2b10; #100 a=32b0100_0101_0100_0000_0010_0010_0101_0001; b=32b1010_0101_0010_0000_0100_0010_0011_0010; op=2b11; #100 a=32b0111_1011_1101_1110_1111_1111_1111_1111; b=32b0111_1011_1101_1110_1111_1111_1111_1111; op=2b11; #100 a=32d15; b=32d9; op=2b11; #100 a=32d9; b=32d15; op=2b11; #100 $stop; end endmodule ALU的仿真波形图 2.1.4 RTL综合 RTL综合(或逻辑综合)是通过EDA工具将RTL代码映射到由制造厂家标准单元库中的元件所构成的门级电路的过程。 常用的综合工具：Synopsys公司的Design Compiler，Cadence公司的RTL Compiler，Magma公司的RTL Blaster等。 典型的RTL综合分为两个阶段： （1）逻辑表达和优化阶段：分析RTL电路描述，并使用布尔方程划简得到最优的逻辑电路表达，这一阶段使用EDA工具自带的通用元件库。 （2）工艺标准单元库映射阶段：将通用元件库网表映射为工艺标准单元库网表，这个阶段会根据标准单元库各元件的面积、延时、功耗信息和设计所需达到的目标来优化电路。 RTL综合是由各种约束条件驱动的，包括工作环境、时序要求、面积、功耗等。 综合实际上是要在所有约束条件下折中产生一个最优网表。 约束条件中最重要的是时间约束，满足时间约束达到时序收敛是综合最重要的目标。 RTL综合的各个步骤： （1）确定综合工具和综合策略：自顶向下综合、自底向上综合。 （2）确定制造厂家工艺库文件：工艺库文件中包含了标准元件的面积、延时、输入输出、功耗、工作环境、设计规则等信息，通常制造厂家会按照常用EDA综合工具要求的格式产生库文件。工艺库文件中的延时信息，通常会根据不同的工作环境和工艺极限参数提供最大、最小和典型三种延时信息。综合工具以及后续的各种时序分析工具都会分别用最大、最小两组延时信息分析set up时间和hold时间，以保证芯片在各种工作环境和工艺偏差下都能正常工作。 （3）分析RTL设计：首先输入RTL设计文件，一般是采用HDL语言描述的文件；其次综合工具会分析RTL设计的正确性，包括HDL语言描述的语法正确性，RTL设计的完整性，以