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S1 S0 RST S2 S3 X=0 X=1 X=1 X=1 X=0 X=0 X=0 RST X=1 or RST RST 状态机实例—Moore RST WHEN S1 = IF X = ‘0’ THEN next_state = S0; ELSE next_state =S2; END IF; 下状态转 移逻辑描述 S1 S0 RST S2 S3 X=0 X=1 X=1 X=1 X=0 X=0 X=0 RST X=1 or RST RST 状态机实例—Moore RST WHEN S0 = IF X = ‘0’ THEN next_state = S0; ELSE next_state = S2; END IF; 下状态转 移逻辑描述 S1 S0 RST S2 S3 X=0 X=1 X=1 X=1 X=0 X=0 X=0 RST X=1 or RST RST 状态机实例—Moore RST WHEN S3 = IF X = ‘0’ then next_state = S3; ELSE next_state =S1; END IF; 下状态转 移逻辑描述 OUTPUT_GEN: PROCESS (current_state) BEGIN CASE CURRENT_STATE IS WHEN S0 = Z = ‘0’; WHEN S1 = Z = ‘1’; WHEN S2 = Z = ‘1’; WHEN S3 = Z = ‘0’; WHEN others = Z = ‘0’; END CASE;END PROCESS; 当前状态 下一状态 输出 X=0 X=1 S0 S0 S2 0 S1 S0 S2 1 S2 S2 S3 1 S3 S3 S1 0 输出逻辑描述 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY Moore IS PORT(rst: IN STD_LOGIC; clk: IN STD_LOGIC; X: IN STD_LOGIC; Z: OUT STD_LOGIC); END Moore; ARCHITECTURE behavior OF Moore IS TYPE state_type IS (S0,S1,S2,S3); SIGNAL current_state, next_state : state_type; BEGIN --状态寄存器描述 SYNCH : PROCESS(clk, rst, next_state) BEGIN IF clk’event and clk=‘1’ THEN IF rst=‘1’ THEN current_state =S1; ELSE current_state = next_state; END IF; END IF; END PROCESS; --下状态转移逻辑描述 STATE_TRANS : PROCESS (current_state, X) BEGIN CASE current_state IS WHEN S0 = IF X = ‘0’ THEN next_state = S0; ELSE next_state = S2; END IF; WHEN S1 = IF X = ‘0’ THEN next_state = S0; ELSE next_state =S2; END IF; WHEN S2 = IF X = ‘0’ THEN next_state = S2; ELSE next_state = S3; END IF; Moore状态机完整实例 WHEN S3 = IF X = ‘0’ then next_state = S3; ELSE next_state =S1; END IF; WHEN others = next_state =S1; END CASE; END PROCESS; --输出逻辑描述 OUTPUT_GEN: PROCESS (current_state) BEGIN CASE CURRENT_STATE IS WHEN S0 = Z = ‘0’; WHEN S1
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