新编16_32位微型计算机原理及应用(李继灿主编)课件第7章.pptVIP

(2) 全码译法 全译码法将片内寻址外的全部高位地址线作为地址译码器的输入，把经译码器译码后的输出作为各芯片的片选信号，将它们分别接到存储芯片的片选端，以实现对存储芯片的选择。 前例： 4片2K× 8的存储芯片用全译码法构成8k × 8存储器，各个芯片的地址范围： 芯片 A19~A13 A12~A11 A10~A0 地址范围 0# 0…0 00 00000H~007FFH 1# 0…0 01 00800H~00FFFH 2# 0…0 10 01000H~017FFH 3# 0…0 11 01800H~01FFFH 00…0 11…1 00…0 11…1 00…0 11…1 00…0 11…1 全译码法的优点是每片(或组)芯片的地址范围是唯一确定的，而且是连续的，也便于扩展，不会产生地址重叠的存储区，但全译码法对译码电路要求较高，如上例中，A11~A19共9根地址线都要参与译码。 ( 3)部分译码 部分译码即用除片内寻址外的高位地址的一部分来译码产生片选信号。 前例： 4片2K× 8的存储芯片用全译码法构成8k × 8存储器，需要四个片选信号，因此只要用两位地址线来译码产生。 由于寻址8K ×8存储器时末用到高位地址A19~A13，所以只要A12=Al1＝0，而无论 A19~A13取何值，均选中第一片，只要A12=0，A11=1，而无论A19~A13取何值，均选中第二片，…。也就是说，8KRAM中的任一个存储单元，都对应有2（20-13）＝27个地址，这种一个存储单元出现多个地址的现象称地址重叠。 从地址分布来看，这8KB存储器实际上占用了CPU全部的空间(1MB)。每片2K×8的存储芯片有1M／4=256K的地址重叠区，如下图所示：令未用到的高位地址全为0，这样确定的存储器地址称为基本地址。 0 1 2 3 8K ×8bit存储器 0000H 07FFH 0800H 0FFFH 1000H 17FFH 1800H 1FFFH 0 1 2 3 1M ×8bit存储空间 00000H 007FFH 00800H 00FFFH 01000H 017FFH 01800H 01FFFH 0 1 2 3 00200H 027FFH . . . 2K 2K 2K 2K 2K 2K 2K 2K 8Kbit 8Kbit . . . 地址重叠区示意图 本例中8K× 8存储器的基本地址即00000H~007FFH。 部分译码法较全译码法简单，但存在地址重叠区。在实际应用中，存储芯片的片选信号可根据需要选择上述某种方法或几种方法并用。 第7章 存储器系统 7.1 概述 1.存储系统概念 由n（n=2）个速度、容量、价格各不相同的存储器组成由硬件或软件进行辅助管理的系统称为存储系统。下图是一个典型的存储系统。 M1 (T1,S1,C1) M2 (T2,S2,C2) Mn (Tn,Sn,Cn) T≈min(T1,T2,…Tn),用访问时间来表示 S≈max(S1,S2,…Sn),用MB或GB表示 C≈min(C1,C2,…Cn),用每位的价格来表示 从外部看 存储系统原理 2.存储器的体系结构 存储系统的设计始终围绕着解决速度（访问时间T）、容量（S）和价格（C）之间的矛盾而进行的。 （1）访存局部性原理 从大量的统计中可以得到这样一个规律：程序对存储空间的90％的访问局限于存储空间的10％的区域中，而另外10％的访问则分布在存储空间的其余90％的区域中。 ①时间局部性，如果一个存储项被访问，则可能该项会很快再次被访问。 ②空间局部性：如果一个存储项被访问，则该项及相邻近的项也可能很快被访问。 （2）层次化存储系统 根据访存局部性原理来解决存储器容量和速度的矛盾，就是要求将计算机频繁访问的数据存放在速度较高的存储介质中，而将不频繁访问的数据存放在速度较慢但价格较低的存储介质中，为此人们想到了层次化的存储器实现方法。下图示出了按这种方式构成的存储器系统。 3.存储器系统的设计目标 存储器系统设计目标之一就是要以较小的成本使存储器系统与处理机的速度相匹配，或者说达到与处理机相应的工作速度和传输频带宽度。同时还要求存储器有尽可能大的容量。 7.2 存储器基础知识 1. RAM：