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高速硬件除法器设计
一、实验目的:了解和掌握硬件除法器的结构和工作原理,分析除法器的仿真波形和工作时序。
二、实验原理:除法器算法的思路和手写除法基本一致。假设除法a/b,a、b是输入的两个位数都为n的二进制数。如果位数小于n,可以在位数较少的数的前面添加0来满足这种位数要求。商和余数是n位标准矢量类型的二进制数。在过程中,算法也是按顺序执行的,但是综合后系统将会由组合逻辑电路组成,进程中的每一步都和系统构建的不同级别的逻辑电路相对应。
首先,从输入信号中创建变量A和B,A=a,B=b,其中a,b都是n位二进制数。如果A大于等于B,则商为1 ,余数为A-B,否则商为0,余数为A。这是算法开始的第一次循环,如果小于B,结果商位是0,A的值不做变化并保留其值。否则,结果商位为1,则把相减后的余数插入变量A中。不管比较结果如何,变量A都要右移一位(左边添加0),接着开始下一次循环。循环n次之后,n位结果赋给商,最后A剩余的值就是余数。
三、实验任务:用VerilogHDL设计除法器。除法器的参考程序如下:
module DIV16(input CLK,input[15:0] A,B,output reg[15:0] QU,RE);
reg[15:0] AT,BT,P,Q; integer i;
always @(posedge CLK) begin
AT=A; BT=B; P=16H0000;Q=16H0000;
for(i=15;i=0;i=i-1)
begin
P={P[14:0],AT[15]};
AT={AT[14:0],1B0}; P=P-BT;
if (P[15]==1) begin Q[i]=0; P=P+BT; end
else Q[i]=1;
end
end
always @(*) begin QU=Q;RE=P; end
endmodule
其中A和B是除法器输入端的两个16位数据,它们分别为被除数和除数,输出结果分成两部分:QU是商,RE是余数。给出仿真时序波形图。
四、实验步骤:
实验步骤大致分为三大步。
(一)、建立工作库文件和编辑设计文文件
???任何一项设计都是一项Project(工程),我们一般把一个工程下的所有文件放在一个文件夹内,这样方便我们整理,利用和提取不同工程下的文件,而此文件夹将被EDA软件默认为Work Library(工作库),所以第一步先建立一个新的文件夹。
(1)新建文件夹:在F盘建立并保存工程,文件夹取名homework。
(2)输入源程序:打开Quartus II,选择菜单File--New--Design Files--VerilogHDL File--OK(如图所示)
在打开的空白处工作框处输入任务要求中所列出的代码。
(3)保存文件:选择File--Save as,选择保存路径,即刚才新建的文件夹homework,文件名应与实体名保持一致,即DIV16,点击保存后会跳出“Do you want to create a new project with this file?”选择“是”,则进入如下界面
点击Next,进入“工程设置”对话框,如图所示
第一行表示工程所在的文件夹,第二行为工程名,可以与顶层文件的实体名保持一致,也可以另取别的名字,第三行为当前工程顶层文件的实体名。
点击next,进入ADD FILE对话框,如图所示,单击Add All 按钮,将工程相关的所有VHDL文件加进工程,也可以单击“Add??...”选择性加入,按此步骤建立工程,工程已经自动将所有文件加进去了,可以直接点击next,当先直接建立工程时,需要自己添加
(4)选择目标芯片:这里选用的是CycloneIII系列的EP3C55F484C8,在Family栏选择芯片系列——CycloneIII,在窗口右边的三个下拉列表框选择过滤条件,分别选择Package为FBGA、Pin count为484和Speed grade为8,点击Next,如图所示
(5)工具设置:进入EDA工具设置窗口,有三个选项,分别是选择输入的HDL类型和综合工具、选择仿真工具、选择时序分析工具,这是除Quartus II自含的所有设计工具以外的外加的工具,如果不作选择的,表示仅选择Quartus II自含的所有设计工具,本次不需要其他的设计工具,可以直接点击Next
??(6)结束设置:进入“工程设置统计”窗口,列出了与此工程相关的设置情况,设置完成,点击Finish
(二)、编译
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