存储系统概述-01内存储.ppt

猝发式读取可以大大提高访问速度 列地址锁存器 11位比较器 行地址锁存器 行地址和刷新控制 列译码器 512×4 SRAM Cache 最后读出行 读出放大和列写选择 DRAM阵列 2048×512×4 行译码器 I/O控制 和 数据锁存器 列选通 CAS 行选通 RAS 刷新Ref 地址 A0~A10 列地址 CA0~CA8 行地址 RA0~RA10 R0 R1 R2 R3 R5 R6 R7 … R2046 00000000100 00000000100 R4的内容 eDRAM芯片读取过程（2） R4 R4 计算机组成原理 Slide * 2．同步DRAM（SDRAM）。 普通DRAM CPU访问的过程是先给出要访问单元的地址和控制信号（R/W），经过一段延迟时间（存取时间）向DRAM写入数据或从DRAM中读出数据。在这一段延迟时间内，CPU只能等待。SDRAM与CPU的数据交换时钟信号同步，且以处理器/主存总线的最高速度运行，不需要等待时间。 3．DDR SDRAM DDR (Double Data Rate) SDRAM。利用时钟周期的上沿和下沿分别进行两次数据传输，从而实现双倍数据传输速率 计算机组成原理 Slide * 4．Rambus DRAM (RDRAM) Intel在1996年提出。是一种全新的内存规范。主要是为服务器和工作站领域的应用而研制的。它利用时钟信号的上沿和下沿传输数据，每时钟周期传输2 bit数据。因此在时钟频率为400MHZ时，其数据传输率达到800Mbit/s。 数据通道是16位，故每通道的传输率可达1.6GB/s。 Intel 结构中使用的通道数不止一个，所以其数据传输率更大。能实现高速传输是由于Rambus总线使用异步的面向块的协议传送地址和控制信息。与传统的DRAM采用RAS,CAS,WE和CE控制绝然不同，它通过高速总线获得存储器请求，这一请求包含了访问时所需的地址，操作类型和字节数。 计算机组成原理 Slide * RAID存储阵列 计算机组成原理 Slide * Storage System * * Cache和主存统称内存，用于存放当前处于活动状态的程序和数据。 内存是CPU可直接随机访问的存储器，要求其容量足够大、速度尽量与CPU匹配。 * * 功耗反映了存储器件耗电多少，集成度标识单个存储芯片的存储容量。一般希望功耗小、集成度高，但两者是矛盾的 。 计算机组成原理 Slide * 综合扩展 111 3-8译码 010 001 000 A20-18 A20-0 A17-0 OE# MREQ# R/W# CPU D31~D0 D31~D0 D31~D0 D31~D0 D31~D0 WE A CS 256Kx8 4片 D WE A CS 256Kx8 4片 D WE A CS 256Kx8 4片 D WE A CS 256Kx8 4片 D 一个存储系统容量为 M*N位，若使用l*k位的芯片，lM,kN，共需要（M/l）*(N/k)个芯片 WE A CS 256Kx8 4片 D WE A CS 256Kx8 4片 D WE A CS 256Kx8 4片 D WE A CS 256Kx8 4片 D 计算机组成原理 Slide * 芯片表示的主存空间 8位 1 2 3 4 2048个 存储单元 D7 D6 … D1 D0 8位 8K 8K 8K 8K 1 2 3 4 D7D6…D1D0 地址 0 1 2 … 32767 Address Address 计算机组成原理 Slide * 各芯片地址范围 8位 8K 8K 8K 8K 1 2 3 4 D7D6…D1D0 A14A13A12 A0 0 0 0 0 . . . 0 0 0 1 1 . . . 1 0 1 0 0 . . . 0 0 1 1 1 . . . 1 1 0 0 0 . . . 0 1 0 1 1 . . . 1 1 1 0 0 . . . 0 1 1 1 1 . . . 1 例1 设有32片256K×1位的SRAM芯片(1) 采用字长扩展方法可构成多大容量的存储器？(2) 该存储器需要多少根地址线？(3) 画出该存储器与CPU连接的结构图，设CPU的接 口信号有地址信号、数据信号、控制信号MREQ#和R/W#。 解：256K*1位SRAM芯片包含18根地址线 (1)32片256K×1位的SRAM芯片可构成256K×32位的存储器。 (2)如采用32位字编址方式，则需要18条地址线，因为218=256K Word。 如果采用的字节编址方式，则需要20条地址线，因为2