数字电子技术 教学课件 ppt 作者 赵翱东 主编第3章组合逻辑电路.pptVIP

第 3 章　组合逻辑电路 3.1.1　概　述 一、组合逻辑电路的概念 二、组合逻辑电路的特点与描述方法 3.1.2　组合逻辑电路的分析方法和设计方法 一、组合逻辑电路的基本分析方法 二、组合逻辑电路的基本设计方法 3.2 加法器 3.3　编码器 一、编码器的概念与类型 二、二进制编码器 三、二－十进制编码器 四、优先编码器 (即 Priority Encoder) 3.4　译码器 一、译码的概念与类型 二、二进制译码器 三、二－十进制译码器 四、数码显示译码器 输入辅助端的讨论 3.5　数据选择器 一、数据选择器的作用 二、数据选择器的逻辑功能及其使用 三、用数据选择器实现组合逻辑函数 3.6 数值比较器 数值比较器 3.7 组合逻辑电路中的竞争冒险 一、竞争冒险现象及其危害 二、竞争冒险的产生原因及消除方法 本章小结 　　当信号通过导线和门电路时，将产生时间延迟。 因此，同一个门的一组输入信号，由于它们在此前通 过不同数目的门，经过不同长度导线的传输，到达门 输入端的时间会有先有后，这种现象称为竞争。 　　逻辑门因输入端的竞争而导致输出产生不应有的 尖峰干扰脉冲的现象，称为冒险。 可能导致错误动作 由于有 A、B、C 三个变量，故选用 3 线 - 8 线译码器。 解： (1) 根据逻辑函数选择译码器 [例] 试用译码器和门电路实现逻辑函数 选用 3 线 - 8 线译码器 74HC138， 并令 A2 = A，A1 = B，A0 = C。 (2) 将函数式变换为标准与 - 或式 (3)根据译码器的输出有效电平确定需用的门电路 C B A Y Y1 Y0 Y3 Y4 Y2 Y5 Y6 Y7 1 STA STB STC A2 A1 A0 74HC138 (4)画连线图 Y 74HC138 输出低电平有效， ，i = 0 ~ 7 因此，将 Y 函数式变换为 采用 5 输入与非门，其输入取自 Y1、Y3、Y5、Y6 和 Y7 。 [例] 试用译码器实现全加器。 解： (1)分析设计要求，列出真值表 设被加数为 Ai ，加数为 Bi ，低位进位数为 Ci-1 。输出本位和为 Si ，向高位的进位数为 Ci 。 列出全加器的真值表如下： 1 1 1 1 1 1 0 0 1 1 1 0 1 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 1 0 0 1 1 0 0 0 0 0 0 0 Ci Si Ci-1 Bi Ai 输 出 输 入 (3)选择译码器 选用 3 线 – 8 线译码器 74HC138。并令 A2 = Ai，A1 = Bi，A0 = Ci-1。 (2)根据真值表写函数式 Y1 Y0 Y3 Y4 Y2 Y5 Y6 Y7 1 STA STB STC Ci-1 Si Ai A2 A1 A0 74HC138 Ci Bi (4)根据译码器的输出有效电平确定需用的门电路 (5)画连线图 Ci Si 74HC138 输出低电平有效， ，i = 0 ~ 7 因此，将函数式变换为 74HC138(1) A2 A1 A0 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 STC STB STA Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 74HC138(2) A2 A1 A0 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 STC STB STA Y8 Y9 Y10 Y11 Y12 Y13 Y14 Y15 A2 A1 A0 E A3 1 ( 三 ) 译码器的扩展 A3 A2 A1 A0 低位片 高位片 (三)译码器的扩展 例如 两片 74HC138 组成的 4 线 – 16 线译码器。 16 个译码输出端 4 位二进制码输入端 　　低 3 位码从各译码器的码输入端输入。 A2 A1 A0 A2 A1 A0 A2 A1 A0 STA 1 STB A3 STA STC STC STB E 　　高位码 A3 与高位片 STA 端和低位片 STB 端相连，因此 ，A3 = 0 时低位片工作，A3 = 1 时高位片工作。 STA不用，应接有效电平 1 。 　　作 4 线 – 16 线译码器使能端，低电平有效。 74HC138 组成的 4 线 – 16 线译码器工作原理 　　E = 1 时，两个译码器都不工作，输出 Y0 ~ Y15 都为高电平 1。 74HC138(1) A2 A1 A0 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 STC STB STA Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 74HC138(2) A2 A