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用Verilog HDL实现I2C总线功能 摘要： 简述了I2C总线的特点；介绍了开发FPGA时I2C总线模块的设计思想；给出并解释了用Verilog HDL实现部分I2C总线功能的程序，以及I2C总线主从模式下的仿真时序图。关键词： I2C总线 FPGA Verilog HDL 时序 ????? 开发FPGA时，利用EDA工具设计芯片实现系统功能已经成为支撑电子设计的通用平台，并逐步向支持系统级的设计方向发展。在软件设计过程中，越来越强调模块化设计。I2C总线是Philips公司推出的双向两线串行通讯标准，具有接口线少、通讯效率高等特点。把I2C总线设计成相应的模块，有利于相关FPCA的开发。 目前有一些介绍相关开发的资料，但都是利用VHDL语言或AHDL语言实现的。本文给出利用Verilog HDL语言设计的I2C总线模块。 1 I2C 总线概述 ?????? I2C 总线系统由两根总线即SCL(串行时钟)线和SDA(串行数据)线构成。这种总线可以设计成很多种通讯配置，但本文只讨论主从系统的应用。主器件控制总线通讯，开始／结束传送、发送信息并产生I2C系统时钟。在写操作过程中，从器件一旦被主控器件寻址，就执行特定的相应功能。在读操作过程中，主控器件从从器件那里获得数据。在整个主从传送过程中，所有的事件都通过主控器件的SCL时钟线达到同步。连到总线上的器件的接口形式