FLASH370i_系列CPLD芯片介绍（中英文翻译）.docVIP

PAGE 第 PAGE 22页 共 NUMPAGES 22页 FLASH370i?系列CPLD芯片介绍 这篇应用说明书涵盖以下内容： （1）对复杂可编程逻辑器件（CPLD）的综合描述； （2）对FLASH370i系列器件的总体介绍。 CPLD 简介 空间占用更少，性能提高，费用降低，CPLD这些因素使其将PLD的概念扩展到一个更高性能的水平上。在结构上，CPLD是由大量的可编程逻辑器件（PLD）及逻辑阵列块（LAB）组成的，这些结构通过可编程内部矩阵（PIM）连接在一起。因此CPLD性能的提高并非是通过增加输入项与乘积项的数量，增大体积来实现的。大量的逻辑阵列块（LAB）提供了与PLD可相比拟的速度，因为基本的传输路径是通过一个逻辑阵列块而且各个的乘积项矩阵与PLD矩阵相当。大量的LAB也提供了更高的集成度。一个CPLD所包含的LABs根据其大小，通常介于2到16之间。LABs除了由PIM连接之外，也由输入与输出宏单元及专用输入宏单元相连。 图1，2分别为CPLD的总构成图与内部LB的结构图。 LAB的结构元件包括：（1）阵列；（2）分配器；（3）宏单元。CPLD中的乘积项矩阵与PLD中的乘积项矩阵一样，所不同之处在于，前者的输入也可以是来自于PIM。乘积项分配器是CPLD中的一个新概念，在CPLD中乘积项并非是通过输入与输出引脚固定与宏单元的，而是能根据需要联到不同的宏单元上。这样的结果是更加有效的乘积项分配与更高的集成度。 根据CPLD的不同，乘积项分配器的应用也不相同，这些将在FLASH370i系列器件特性一结中加以讲述。 宏单元接收单个的乘积项分配器提供的输入，即数量不确定的乘积项相或。在一些宏单元中，输入信号与另一个可能是Q端回馈的信号进入一个二输入的异或门。这样便将D触发器配置成T触发器，对于如计数器等某些设计，后者将使其获得性能上的提高。经过异或门之后，宏单元可被配置成寄存器型，组合逻辑型或锁存型。有两种类型的宏单元，输入/输出型与隐藏型。一些特殊的宏单元不仅输入到输入/输出型宏单元而且也反馈到乘积项矩阵。隐藏型宏单元仅为乘积项矩阵提供反馈信号。PIM的功能是将可用资源的需要部分，所有来自LAB的输出及某些输入输出引脚分派给适当的LAB。有两种PIM的应用方法：矩阵型的连接与乘积项型的连接。图3显示了基于矩阵型连接的两个LAB之间的数据传输。在矩阵型的连接中，LAB的每个输出可以通过一存储单元联结到任意个输入项中。每个PIM输入项被指定到一个特殊的LAB或功能中作为LAB 乘积项矩阵的输入信号。在本示例中，只显示了四个PIM输入项，两个进入LAB1，两个进入LAB2。每一个输入项都有一个感受器，可以探测逻辑电平，缓冲信号，提供驱动。由于每一个LAB输出可以联接到任意的PIM输入，内部连接是100%可连通的。而且绝不会限制器件适配逻辑的能力。一个宏单元的输出可以能够联接到一个或多个PIM输入项。与基于选择型的连接方式相比，将存储单元作为连接的最大不足之处是传输延迟。 图4描述了基于选择型连接的两个LABS之间的数据通信通道。在多路选择型连接中，选择器将多个PIM输入项中的一个送入LAB。PIM输入项不同于矩阵型连接之处在于，他们是从n（n指输入的选择器的数目）个选择器中的一个输入的，而非是一个或门存储阵列的输出。进入选择器的输入是所有的LAB输出及特殊的输入端与输入/输出引脚。图3示出了由两个4-1选择器产生的两路PIM输入项。在这个例子里，LAB1中的宏单元2与LAB2中的宏单元2都有两种进入选择器的可能，其他的输入仅有一种。选择器越宽（选择器输入的数目），所需进入每个LAB的输入将成功布通，每个信号布通到LAB的可能性也越大。选择器变宽的劣势在于通过PIM的传输延迟增加，也增大了结构尺寸。基于选择型连通结构的应用因选择器规模而不同。 FLASH370i型CPLDS的特点 FLASH370i型CPLDS提供了从2个到8个LABs的密度。图5显示了有8个LABs的CY7C374i/5i结构图。偶数型的器件将一半的宏单元隐藏，使得在引脚一定的情况下获得最大的集成度。表1示例了一些器件。 CPLD是属于粗粒结构的可编程逻辑器件。它具有丰富的逻辑资源(即逻辑门与寄存器的比例高)和高度灵活的路由资源。CPLD的路由是连接在一起的，而FPGA的路由是分割开的。FPGA可能更灵活，但包括很多跳线，因此速度较CPLD慢。 CPLD以群阵列（array of clusters）的形式排列，由水平和垂直路由通道连接起来。这些路由通道把信号送到器件的引脚上或者传进来，并且把CPLD内部的逻辑群连接起来。CPLD之所以称作粗粒，是因为，与路由数量相比，逻辑群要大得到。CPLD的逻辑群比FPGA的基本单元大得多，因此FPGA是