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从系统的角度看Latch-up 可能触发IC Latch-up的因素︰ 1. IC的I/O端口有超过额定的高电压 (高于VDD+0.6V或者低于VSS-0.6V)，而导致基底电流。 2.外加电源不稳，电源的瞬间波动，由C · ΔVDD/Δt 产生的暂态电流。 3.外加电源(VDD-VSS)过大。 4.大电流输出脚，接到外部的电感性负载，产生瞬间的电动势，导致基底电流。 5.射线 ( X射线、γ射线等) 照射IC。 系统对策防Latch-up 保持系统电源稳定，大的 Bulk 电容，小的 decoupling，Noise by-pass 电容不可省。 大电流输出 I/O，注意Layout及Loading。 必要时 Power line 加串小电阻，I/O 并联 Noise by-pass 电容。 Reset电路、微分电路等易产生超过额定电压的地方可增加反向的箝位二极管，限制过高或过低的电压。 改善电源，避免电源的阻抗过高 (包括电源内阻和引出线电阻)。 避免Latch-up三原则： 1. Vin≤VDD，Vout≥VSS 2. 输入、输出电流 最高额定值 3. VDD 最高额定值 IC设计中防Latch-up的考量 在IC设计中，可使用CMOS布局技术来防止Latch-up，这一技术可监控ESD等瞬变电压进入器件的各部位(器件的电源引脚、输入引脚和输出引脚等)。此外，降低电晶体(PNP和NPN)的增益，并提高Latch-up的阈值，方法是加大器件结构中P沟道Tub与P沟道漏极之间的间隔。在电源和P-tub上连接P+和N+保护环也可以降低晶体管增益，提高Latch-up的阈值(图1)。防止Latch-up的其他工艺技术有：提高阱深度以减少寄生电晶体的增益；采用绝缘衬底(如蓝宝石硅)以降低tub和衬底中的电流；在每个阱下面采用埋层或外延层(图2)等。 图1：电源和P阱的保护环 图2：每个阱下面的埋层或外延层 Some popular circuits 二分频电路 时钟脉冲边沿时， Q值传到D 注：边沿检测器 每当输入一个时钟信号，Q就被置为D的原有值，同时/Q值改变(D也是如此)。而D改变时，脉冲边沿也就过去了。 同步器 电压调节器 电压调节器将采样电压与齐纳二极管电压进行比较，并用其差值来调整限流电晶体的基极电流，直到满足关系式Vsampled = Vzener + 0.6V为止。（这是负反馈的一个例子） 78XX电流源 电压调节器实际上是调节电流的，所以可以很方便地用来做电流源。通过调节固定电阻R1上的电压，使得通过可变负载电阻Rload的电流保持恒定。 过压保护 过压保护：必须防范由于过压造成电路毁坏。在撬棍式过压保护电路中，当电压高于齐纳击穿电压时，闸流体导通；切断设备电源后闸流体复位。同样，在箝位电路中，当电路电压超过齐纳击穿电压，箝位电路动作；不同的是，当电压恢复到正常的范围之内时，电晶体重新关断。 撬棍式过压保护 箝位电路 电晶体的偏置 通常，信号以交流耦合(通过电容器)的方式输入放大器的。注意单电源供电时，这个电路不能放大负极性的输入信号。 镜像电流源 If Q1=Q2, IB1=IB2=IB. IC1=IC2=IC. β1=β2= β 1 Ir=IC1+2IB =IC1(1+2/β1) =IC2(1+2/β2) =Iout(1+2/β) 假设β1，则有： Iout = Ir = (VCC-UBE)/R3 下图所示为镜像电流源(Current Mirror Source)电路，其中Q1、Q2两管特性完全一致。 可见，当参考电流Ir的大小固定时，电流源输出电流Iout也就相应恒定；Ir改变，Iout也随之改变。 AC负载控制 Digital ground AC Line VDD Debug experience 客户问题处理 需对不良品、良品进行编号、功能检验、核对和保存。 要保护好良品，对其进行操作需格外小心。 客户问题之书面分析。（不上电分析，动脑不动手） 不良问题的复制。 问题分析：隔离、简化、找出问题点。 不良问题复制 改变电源电压。 改变 CPU 频率。 调整温度高低。 EV 系统模拟。 善用仪器。 问题分析建言 技术为本、胆大心细。 不要被客户所误导，应坚持独立思考。 不要先入为主，以免将问题的分析引向歧途。 不要机械地照搬规则，要注意到规则本身的局限性，并灵活运用之。 眼睛所见并不总是事实，要注意测试方法的合理性、仪器本身的误差以及仪器接入后对原电路的影响。 不要急于做实验，要先进行理论分析，再通过实验来验证之。 不要为复杂的表面现象所困，要透过现象看到本质。 不要拘泥于一些次要因素和枝节问题，要抓住问题的主要矛