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南通大学电子信息学院 实验报告册 实验课程名称： Verilog 程序设计 班 级： 集091 姓 名： 杨龙龙 学 号： 0911002072 2011 —— 2012 学年第 二 学期 verilog实验报告 一 3/8译码器 1、实验相关知识简述 3/8译码器真值表 （使能端高电平有效，且输出高电平有效） in out 0000010100111001011101112、实验目的及实验器材 实验目的：（1）熟练使用 EDA 软件（Quartus II、ModelSim） ； （2）掌握用 Verilog HDL 实现组合逻辑电路和时序逻辑电路的方法。 实验器材：微机一台，quartus软件一套 3、源程序： module aa(in,out); input[2:0] in; output[7:0] out; reg[7:0] out; always @(in) case(in) 3b000: out=8 3b001: out=8 3b010: out=8 3b011: out=8 3b100: out=8 3b101: out=8 3b110: out=8 3b111: out=8 default: out=8bzz; endcase endmodule 4、综合电路图： 5、仿真波形图 6、总结分析 用时序仿真时会因器件选择的不同而产生波形的延时，换取功能仿真则不会。 二 8位数据选择器 1、实验相关知识简述 数据选择器表达式：Y=∑SiAi (其中S为数据编码，A为数据选项) 真值表：（使能端有效时） S2 s1 s0 Out 000 a[0] 001 a[1] 010 a [2] 011 a [3] 100 a [4] 101 a [5] 110 a [6] 111 a [7] 2 实验目的及器材 实验目的：掌握在 Quartus Ⅱ开发环境下，运用Verilog 硬件描述语言输入法对 8 选 1多路选择器进行编译、调试和仿真的方法。要求根据使能端 en[1:0]的不同组合，从 8 个输入 a、b、c、d、e、f、g、h 中选择 1 个输出，输出 out 的位宽为 1 位。并分别采用 case 语句和if-else语句设计 8 选 1 多路选择器。 实验器材：微机一台，quartus软件一套 3、源程序： Case语句： module bb(en,a,b,c,d,e,f,g,h,out); input[2:0] en; input a,b,c,d,e,f,g,h; output out; reg out; always @(*) case(en) 3b000: out=a; 3b001: out=b; 3b010: out=c; 3b011: out=d; 3b100: out=e; 3b101: out=f; 3b110: out=g; 3b111: out=h; default: out=1bz; endcase endmodule if……else……语句： module bbb(en,a,b,c,d,e,f,g,h,out); input[2:0] en; input a,b,c,d,e,f,g,h; output out; reg out; always @(*) if(en==3b000) out=a; else if(en==3b001) out=b; else if(en==3b010) out=c; else if(en==3b011) out=d; else if(en==3b100) out=e; else if(en==3b101) out=f; else if(en==3b110) out=g; else if(en==3b111) out=h; endmodule 4、综合电路图 Case语句： If……else语句： 5仿真波形图 Case语句： If