verilog程序设计报告.docVIP

南通大学电子信息学院 实验报告册 实验课程名称： Verilog 程序设计 班 级： 集091 姓 名： 杨龙龙 学 号： 0911002072 2011 —— 2012 学年第 二 学期 verilog实验报告 一 3/8译码器 1、实验相关知识简述 3/8译码器真值表 （使能端高电平有效，且输出高电平有效） in out 0000010100111001011101112、实验目的及实验器材 实验目的：（1）熟练使用 EDA 软件（Quartus II、ModelSim） ； （2）掌握用 Verilog HDL 实现组合逻辑电路和时序逻辑电路的方法。 实验器材：微机一台，quartus软件一套 3、源程序： module aa(in,out); input[2:0] in; output[7:0] out; reg[7:0] out; always @(in) case(in) 3b