兰州理工大学计算机组成原理n02-定点加减乘法运算.pptVIP

* 对一位全加器(FA)来说，Si的时间延迟为6T(每级异或门延迟3T)，Ci＋1的时间延迟为5T，其中T被定义为相应于单级逻辑电路的单位门延迟。T通常采用一个“与非”门或一个“或非”门的时间延迟来作为度量单位。 ta意味着加法器的输入端输入加数和被加数后,在最坏情况下加法器输出端得到稳定的求 和输出所需的最长时间。显然这个时间越小越好。注意,加数、被加数、进位与和数都是用电 平来表示的,因此,所谓稳定的求和输出,就是指稳定的电平输出。 * 在定点计算机中，两个原码表示的数相乘的运算规则是：乘积的符号位由两数的符号位按异或运算得到，而乘积的数值部分则是两个正数相乘之积。 乘积符号的运算法则是：同号相乘为正，异号相乘为负。由于被乘数和乘数的符号组合只有四种情况(ｘfｙf＝00,01,10,11)，因此积的符号可按“异或”(按位加)运算得到。 * 显然，设计高速并行乘法器的基本问题，就在于缩短被加数矩阵中每列所包含的1的加法时间。 * 图中FA是一位全加器，斜线方向为进位输出，竖线方向为和输出，而所有被加数项的排列和A×B=P乘法过程中的被加数矩阵相同。虚线围住的阵列中最后一行构成了一个行波进位加法器，其时间延迟为（n-1）2T。 这种乘法器要实现n位×n位时，需要n(n－1)个全加器和n2个”与“门。 * 这种逻辑结构中共使用了三个求补器，其中两个算前求补器的作用是：将两个操作数A和B在被不带符号的乘法阵列（核心部件）相乘以前，先变成正整数；算后求补器的作用是：当两个输入操作数的符号不一致时，把运算结果变换成带符号的数。 an和bn作为算前求补器的使能控制信号； an和bn两个符号位的异或结果作为算后求补器的使能控制信号。 带求补级的阵列乘法器既适用于原码乘法,也适用于间接的补码乘法。不 过在原码乘法中,算前求补和算后求补都不需要,因为输入数据都是立即可用的。而间接的补码阵 列乘法所需要增加的硬件较多。为了完成所必需的求补与乘法操作,时间大约比原码阵列乘法增 加1倍。 * 补码乘法因符号位参与运算,可以完成补码数的“直接”乘法,而不需要求补级。这种直接的方法排除了较慢的对2求补操作,因而大大加速了乘法过程。 * 注意,0类和3类全加器是用同一对逻辑方程来表征的,它和普通的一位全加器(0类)是一致 的。这是因为3类全加器可以简单地把0类全加器的所有输入输出值全部反向来得到,反之亦然。 1类和2类全加器之间也能建立类似的关系。由于逻辑表达式具有两级与-或形式,可以用 “与或非”门来实现,延迟时间为2T。 * 其中使用不同的逻辑符号来代表0类、1类、2类、3类全加器。2类和1类全加器具有同样的结 构，但是使用不同的逻辑符号可使乘法阵列的线路图容易理解。 5位×5位的直接补码阵列乘法器逻辑原理 第二章 运算方法与运算器 数据与文字的表示方法 定点加法、减法运算 定点乘法运算 定点除法运算 定点运算器的组成 浮点运算方法和浮点运算器 2.2 定点加法减法运算 2.2.1 补码加法 补码加法的公式是： [ｘ]补+ [y]补＝ [ｘ+y]补 [例9] ｘ=+0.1011，ｙ=-0.0101，求ｘ+ｙ 2.2.2 补码减法 数用补码表示时，减法运算的公式为： [ｘ-ｙ]补＝[ｘ]补-[ｙ]补＝[ｘ]补+[-ｙ]补 [例11] ｘ=+0.1101，ｙ=+0.0110，求ｘ-ｙ。 2.2.3 溢出概念与检测方法 [例12] ｘ=+0.1011，ｙ=+0.1001，求ｘ+ｙ。 [例13] ｘ=-0.1101，ｙ=-0.1011，求ｘ+ｙ。 在定点小数机器中，数的表示范围为|ｘ| 1。 溢出：|运算结果| ＞ 1 上溢：正数＋正数＞最大正数 下溢：负数＋负数＜最小负数 为了判断“溢出”是否发生，可采用两种检测的方法： 双符号位法 单符号位法 1. 双符号位法 “变形补码”或“模4补码”，从而可使模2补码所能表示的数的范围扩大一倍。 变形补码定义为： ｘ 2＞ｘ≥0 4+ｘ 0＞ｘ≥-2 [ｘ]补＝ [ｘ]补＝4+x (mod 4) [ｘ]补+[ｙ]补＝[ｘ+ｙ]补 (mod 4) [例14] ｘ=+0.1100，ｙ=+0.1000，求ｘ+ｙ。 [例15] ｘ=-0.1100，ｙ=-0.1000，求ｘ+ｙ。 由此可以得出如下结论： 溢出逻辑表达式为 V＝Sf1⊕Sf2 Sf1为最高符号位；Sf2为第二符号位 V＝1（Sf1＝Sf2），溢出； V＝0（Sf1＝Sf2），无溢出 此逻辑表达式可用异或门实现。 模4补码相加的结果，不论溢出与否，最高符号位始终指示正确的符号。 2. 单符号位法 溢出逻