第4章-组合逻辑器件.pptVIP

若将8选一数据选择器的地址A2、 A1、A0作为输入变量，则其逻辑函数表达式可进一步表示为 其中m0、m1、...、m7为三变量逻辑函数Y=F(A2, A1, A0)的8个最小项。 因此，8选一数据选择器可以实现任意三变量逻辑函数。 解：三人表决电路的逻辑函数表达式为 Y=A?BC+AB?C+ABC?+ABC=m3+m5+m6+m7 【例4-8】用8选一数据选择器实现三人表决电路。 将上式与8选一数据选择器的函数表达式进行对比可得： D3=D5=D6=D7=1 D0=D1=D2=D4=0 故用8选一数据选择器实现三人表决问题的电路如右图所示。 注意A、B、C和A2、 A1、A0的对应关系。 解：水泵控制电路的逻辑函数表达式为 【例4-9】用双4选一数据选择器74HC153实现例4-3的水泵控制电路。 将B、A看作地址，分别对应于4选一数据选择器的A1和A0，C看作数据，整理得 三变量逻辑函数还可以用4选一数据选择器实现。实现时将逻辑函数式中两个变量看作地址，另外一个变量看作数据，将三变量逻辑函数表达式与4选一数据选择器的函数表达式进行对比。 用2n选一数据选择器可以实现不超过n+1个变量的组合逻辑函数。 将上两式与4选一数据选择器的函数表达式进行对比可得： D12=D13=C，D10=D11=0 D20=D23=C，D21=D22=0 实现电路如右图所示。 思考：用译码器和数据选择器实现组合逻辑函数的优缺点？ 在数字电路中，带有控制端的译码器本身就是数据分配器。 2. 数据分配器 译码器用作数据分配器时，将待分配的数据D连接到译码器的控制端，根据二进制码的不同即可将数据D分配到不同的输出口。 3线?8线译码器74HC138用作数据分配器时，有两种实现方案。 第一种方案是用数据D控制74HC138低电平有效的控制端S2?或S3?， 如右图所示。通过改变地址码A2A1A0的值即可将数据D分配到相应的输出口。 第二种方案是用数据D控制74HC138高电平有效的控制端S1，如下图所示。 由于这种接法输出序列与输入序列恰好相反，所以D接74HC138高电平有效的控制端时，输出与输入“反相”。 由于这种接法输出序列与输入序列完全相同，所以D接74HC138低电平有效的控制端时，输出与输入“同相”。 设两个一位二进制数A和B相加，其加法结果用S(Summary)表示，可能产生的进位信号用CO(Carry Output)表示。由于这种加法器不考虑来自低位的进位信号，因此称为半加器(Half Adder)，其真值表如表4-15所示。 1. 一位加法器 由真值表写出半加器的逻辑函数S和CO的表达式 4.3.4 加法器 A B S CO 0 0 0 0 0 1 1 0 1 0 1 0 1 1 0 1 表4-15 半加器的真值表 由于半加器没有考虑来自低位的进位信号，所以无法扩展为多位加法器。两个一位二进制数A和B相加时，如果同时考虑来自更位的进位信号CI(Carry Input)，即实现A、B和CI三个一位数相加，这样的加法器称为全加器(Full Adder)。根据二进制运算规则，可列出全加器的真值表如表4-16所示。 半加器的逻辑图及图形符号如下图所示。 由真值表写出S和CO的函数表达式 A B CI S CO 0 0 0 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 1 0 1 0 1 1 1 0 0 1 1 1 1 1 1 表4-16 全加器的真值表 为了简化电路设计，先假设任何时刻不会有两个及两个以上病房的病人同时按呼叫按键，即输入信号是相互排斥的，I0~I7不会有两个或两个以上同 I0 I1 I2 I3 I4 I5 I6 I7 Y2 Y1 Y0 1 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 0 0 0 1 0 0 0 0 1 0 0 0 0 0 1 1 0 0 0 0 1 0 0 0 1 0 0 0 0 0 0 0 1 0 0 1 0 1 0 0 0 0 0 0 1 0 1 1 0 0 0 0 0 0 0 0 1 1 1 1 表4-4 8线?3线普通编码器的真值表 时为1。在这种约束下设计出的编码器称为普通编码器，其真值表如表4-4所示。 在输入变量相互排斥的情况下，利用约束项可以将逻辑函数化简为 由真值表写出相应函数表达式写出逻辑函数式： 故8线?3线普通编码器的逻辑图如右图所示。 所谓优先编码，就是预先给不同的输入规定不同的优先级，当多个输入信号同时有效时，只对其中优先级最高的输入信号进行编码。 对于例4-4的逻辑问题，若规定7号病房的病人优先级最高，其次是6号，依次类推，0号病房的病人优先级最低。在上述规定下重新