满足面积约束的低功耗扫描设计技术分析.pdfVIP

摘 要 摘 要 随着工艺技术突飞猛进的发展，集成电路的复杂度急剧地增加，给集成电路 测试带来了巨大的挑战。可测试性设计技术能够降低集成电路的测试成本，已经 在集成电路设计中被广泛采用。扫描设计作为一种高效的可测试性设计技术，已 经得到了最广泛的应用。然而，研究表明，扫描设计在测试过程中，将会产生大 量的跳变，这些跳变可能导致待测电路很高的测试功耗开销。在测试应用中，这 些过高的测试功耗开销可能导致电路内部的损坏，产品成本的增加，系统可靠性 和产品良率的降低。测试功耗已经成为了在可测试性设计技术领域中关注的焦 点。在集成电路设计过程中，如何降低扫描设计引起的测试功耗开销成为了一个 研究热点。 研究表明，测试功耗开销主要来源于测试数据移位引起的跳变。因此减少跳 变数在优化测试功耗方面发挥重要作用。在测试应用中，扫描链修改是一种有效 减少跳变数的方法。本研究提出了一种改进的基于在扫描链中插入额外逻辑门降 低测试功耗的优化方法。它是根据一个精确的评判标准，探索了在扫描链中合适 的地方插入各种的线性函数，从而减少扫描链中测试数据移位引起的跳变数。其 中，各种线性函数由异或门和反相器组成。通过评估和比较各种线性函数插入两 个扫描单元间所引起的代价，选择对测试功耗优化最有利的线性函数。实验结果 表明，在增加 2% 面积开销的情况下，该方法引起的跳变数与原始扫描链的跳 变数相比平均减少 10.93%。在低面积开销的情况下，该方法与其他基于插入额 外逻辑门的优化方法相比更具有优势。 然而，基于插入额外逻辑门的扫描链修改方法引入相当大的面积开销。基于 插入阻隔逻辑的扫描链修改方法能够更好地均衡测试功耗与面积开销。尽管引入 了一定的硬件开销，但是该阻隔逻辑能够完全地阻止测试数据移位时引起的跳变 进入待测电路中。因此，如何在低面积开销下应用阻隔逻辑是一个值得研究的方 向。本研究提出了一种基于传输门实现的阻隔逻辑的测试功耗优化方法。当然， 为了减少由阻隔逻辑引起的面积开销，仅选择一部分扫描单元的输出端插入阻隔 逻辑。而对于其他的扫描单元，采用不引入面积开销的两种互补连接方式，进一 步减少跳变数。通过结合这两种优化方法，能使在测试应用中扫描设计在满足面 积约束的条件下引起的跳变数减少。实验结果表明，该方法在面积约束为 2% 的条件下引起的跳变数比原始扫描链的跳变数平均减少 41.80% 。该方法优化效 果优于其他同类基于阻隔逻辑优化测试功耗的方法。 总的来说，本研究提出了两种基于扫描链修改的测试功耗优化方法，这些方 法不仅成功地克服现有方法存在的一些不足之处，而且在引入可接受的面积开销 情况下实现更好的测试功耗优化效果。值得注意的是，提出的方法不仅可以用于 - I - 万方数据 摘 要 单扫描链，也可以用于工业中常用的多扫描链。在将来的工作中，我们将考虑测 试功耗与待测电路的拓扑结构的关系，从一个新的角度对测试应用中引起的测试 功耗进行优化。 关键词：扫描链；测试功耗优化；阻塞；跳变数 - II - 万方数据 Abstract ABSTRACT With the process technology advancing, the complexity of integrated circuit