基于VHDL的8位十进制频率计设计.docVIP

PAGE 2 基于VHDL的8位十进制频率计设计 目录 目录 1 摘要 2 1.设计目的 2 2.设计要求 2 3.设计思路 2 4.频率计设计原理 3 4.1频率计的组成部分 3 4.2频率计工作原理 3 4.3频率计各模块介绍 3 5.频率计仿真 7 5.1fctrl控制模块仿真 7 5.2regester寄存器模块仿真 7 5.3seltime扫描模块仿真 7 5.4deled显示模块仿真 8 5.5cnt10计数器模块仿真 8 5.6总电路仿真 8 6.频率计各模块程序 9 7.频率计下载到实验箱现象 13 8.设计体会 14 9.参考资料 14 [ 摘要] 使用VHDL 语言来设计数字频率计, 给出了原理图和仿真图形, 所设计的电路通过硬件仿真, 下载到目标器件上运行, 能够满足测量频率的要求, 具有理论与实践意义, 实现了电子电路自动化(EDA)的过程。 [ 关键词] VHDL; EDA; 仿真; FPGA; 频率计 设计目的 1.1熟悉Max+plusII 10.2的软件的基本使用方法。 1.2理解频率计的测量原理。 1.3掌握VHDL语言的编写方法。 1.4掌握虚拟数字频率计的软件设计。 设计要求 在Max+plusII中设计一个数字频率计电路，设计要求为： 测量范围：1Hz～100MHz，数码管动态扫描显示所测的频率。? 设计思路 方案一：采用周期法。通过测量待测信号的周期并求其倒数，需要有标准倍的频率，在待测信号的一个周期内，记录标准频率的周期数，这种方法的计数值会产生最大为±1个脉冲误差，并且测试精度与计数器中记录的数值有关，为了保证测试精度，测周期法仅适用于低频信号的测量。 方案二：采用直接测频法。直接测频法就是在确定的闸门时间内，记录被测信号的脉冲个数。由于闸门时间通常不是待测信号的整数倍，这种方法的计数值也会产生最大为±1个脉冲误差。进一步分析测量准确度：设待测信号脉冲周期为Tx,频率为Fx，当测量时间为T=1s时，测量准确度为＆=Tx/T=1/Fx。由此可知直接测频法的测量准确度与信号的频率有关：当待测信号频率较高时，测量准确度也较高，反之测量准确度也较低。因此直接测频法只适合测量频率较高的信号，不能满足在整个测量频段内的测量精度保持不变的要求。 方案三：采用等精度频率测量法，测量精度保持恒定，不随所测信号的变化而变化。在快速测量的要求下，要保证较高精度的测频，必须采用较高的标准频率信号。采用高集成度、高速的现场可编程门阵列FPGA为实现高速、高精度的测频提供了保证。 本设计所采用的测频方法就是直接测频法。 3.频率计设计原理 3.1频率计的组成部分 频率计主要由5 个部分组成: 测频控制信号发生器fctrl、8 个有时钟使能的十进制计数器cnt10、1 个锁存器regester32、显示模块deled 和控制显示模块seltime。数字频率计的框图如下图所示。 3.2频率计工作原理 频率计是直接用十进制数字来显示被测信号频率的一种测量装置。所谓频率, 就是周期性信号在单位时间( 1s) 里变化的次数。若在一定时间间隔T 内测得的这个周期性信号的重复变化次数N , 则其频率可表示为f = N / T。 频率测量的基本原理是计算每秒钟内待测信号的脉冲个数，测频的基本原理要求fctrl的计数使能信号en 能产生一个1s 脉宽的周期信号, 并对频率计的每一个计数器cnt10的使能端进行同步控制。 当en为高电平时允许计数,为低电平时停止计数,并保持其所计脉冲个数。在停止计数期间,首先需要一个锁存信号load 的上跳沿将计数器在前1s 的计数值锁存进regester32中,并由外部的7 段译码器译出,并稳定显示。锁存信号之后,必须有一个清零信号对计数器进行清零,为下1s 的计数操作做准备。测频控制信号发生器的工作时序图如下图所示。 其中控制信号频率始终为1Hz,那么信号en的脉宽正好为1s,可以用作计数闸门信号。然后根据测频的时序要求,可得出信号load和清零信号clr_cnt的逻辑描述。计数完成后, 利用计数使能信号反向值的上跳沿产生一个锁存信号load。0.5s后,clr_cnt产生一个清零信号上跳沿。计数器cnt10的特殊之处是, 有一时钟使能输入端ena,用于锁存计数值。当高电平时计数允许, 低电平时计数禁止。锁存器的设计要求:若已有24位BCD码存于此模块的输入口,在信号load的上跳沿后即被锁存到寄存器regester内部,并由regester的输出端输出, 然后有实验箱上7 段译码器译成能在数码管上显示输出的相应数值。 3.3频率计各模块介绍 ①测频控制信号模块 控制模块的作用是产生测频所需要的各种控制信号