数字电路触发器详解精编版.ppt

广东工业大学 自动化学院 5.6 触发器的逻辑功能及其描述方法 2. 电路结构和触发方式 触发器的触发方式是由电路结构决定的，即电路结构形式与触发方式之间有固定的对应关系。 凡是采用同步SR结构的触发器，无论其逻辑功能如何，一定是电平触发方式。 凡是采用主从SR结构的触发器，无论其逻辑功能如何，一定是脉冲触发方式。 凡是采用两个电平触发D触发器结构成的、维持阻塞结构的以及利用门传输延迟时间构成的触发器，无论其逻辑功能如何，一定是边沿触发方式。 广东工业大学 自动化学院 5.6 触发器的逻辑功能及其描述方法 电平触发器 边沿触发器 脉冲触发器 例如 Q′ Q 1J J C1 CLK 1K K Q′ Q 1J J C1 CLK 1K K Q′ Q 1J J C1 CLK 1K K 根据逻辑符号来判断其触发方式 广东工业大学 自动化学院 触发器的应用举例 1 0 1 0 RD SD Q 1J SD C1 CP 1K R S RD CP 解： [例] 试对应输入波形画出下图电路的输出波形。 C1 CP SD S R RD Q 1 当异步端无信号时，触发器将在 CP ↑ 时翻转。 RD和 SD为非有效电平 异步输入端 没有小圆圈 表示高电平有效 0 0 广东工业大学 自动化学院 触发器的应用举例 Q2 Q1 1D 1D FF1 FF2 石英方波 振荡器 4MHz C1 C1 CP [例] 下图为分频器电路，设触发器初态为 0，试画出 Q1、Q2 的波形，并求其频率。已知fcp=4MHz CP 解： C1 CP fQ1 = fCP/2 = 2 MHz， fQ2 = fCP/4 = 1 MHz CP Q1 0 Q2 0 Q1 C1 对 CP 二分频 对 CP 四分频 D 触发器构成计数型触发器 广东工业大学 自动化学院 带锁存的抢答器 《数字电子技术基础》教学课件 5.4 脉冲触发的触发器 广东工业大学 自动化学院 ┐表示延迟输出，即上升沿动作 有小圆圈 表示CLK=0期间 接收信号 注：若CLK以低电平为有效状态时，则Q的状态变化发生在CLK的上升沿（↑）。 见课本P251图P5.11 广东工业大学 自动化学院 5.4 脉冲触发的触发器 2. 在CLK=1（有效电平）期间，输入信号都将对主触发器起作用。 出现的问题： 在CLK=1（有效电平）的期间，如果输入信号发生变化，若直接用CLK下降沿到达时的输入信号去判断输出状态，有可能出现判断错误。 主从JK触发器在CLK＝1期间，不论JK端发生了多少次变化，主触发器只可能翻转一次。 称为JK触发器的 一次变化问题 5.4 脉冲触发的触发器 广东工业大学 自动化学院 CLK R S Q 0 1 0 0 1 0 初始状态 广东工业大学 自动化学院 5.4 脉冲触发的触发器 Q 1 0 0 0 0 1 1 1 0 0 初始状态 J CLK K 一次变化问题 一次变化问题 广东工业大学 自动化学院 5.4 脉冲触发的触发器 脉冲触发的触发器对输入信号的要求： 只有在CLK=1的全部时间里，输入信号保持不变，用CLK下降沿到达时的输入状态来决定触发器的次态才能保证是正确的。否则，就必须考虑在CLK=1期间输入状态的全部变化过程，才能确定CLK下降沿到来时触发器的次态。 广东工业大学 自动化学院 5.5 边沿触发的触发器 由于脉冲触发的触发器在CLK=1的期间，如果输入信号发生变化时，若直接用CLK下降沿到达时的输入信号去判断输出状态，有可能出现判断错误，所以抗干扰能力差。为了提高触发器工作的可靠性，希望触发器的次态（新的状态）仅决定于CLK的下降沿（或上升沿）到达时刻输入信号的状态，与CLK的其它时刻的信号无关。这样出现了各种边沿触发器。 目前主要有利用CMOS传输门的边沿触发器、维持阻塞触发器、利用门电路传输延迟时间的边沿触发器以及利用二极管进行电平配置的边沿触发器等等几种。 广东工业大学 自动化学院 5.5 边沿触发的触发器 一、利用CMOS传输门的边沿触发器 1. 电路结构 TG1和TG4的工作状态相同 TG2和TG3的工作状态相同 5.5 边沿触发的触发器 广东工业大学 自动化学院 2. 工作原理 （1） CLK=0时 0 1 0 导通 截止 TG1导通，TG2断开——输入信号D 送入FF1，Q1跟随D端的状态 变化，即Q1=D。 D D