第四章 高速缓冲存储器.pptVIP

计算机系统结构 第三章 第四章 高速缓冲存储器 依据程序访问的局部性原理，可将频繁访问的指令和数据存放在速度较快、容量较小而价格较高的高层存储器中，而将不频繁访问的指令和数据存放在速度较慢、价格较低而容量较大的低层存储器中，以使存储器系统具有较高的平均访存速度。 Cache和主存都划分成相同大小的块。 当CPU按主存地址访问信息时，首先查看该信息是否在cache中，若命中则从cache中读取，若没有命中，则从主存中读取该信息，并将包含该信息的整个数据块从主存调入Cache中。这时，如果Cache已满，则要采用某种Cache替换算法把不常用的一块调出，以便腾出空间来存放新调入的块。 Cache性能 CPU time = (CPU execution clock cycles + Memory stall clock cycles) × clock cycle time Memory stall clock cycles = (Reads × Read miss rate × Read miss penalty + Writes × Write miss rate × Write miss penalty) Memory stall clock cycles = Memory accesses × Miss rate × Miss pen