verilog设计一个串行数据检测器.docVIP

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2019-12-09 发布于河北
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verilog设计一个串行数据检测器.doc

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verilog设计一个串行数据检测器

题目：设计一个串行数据检测器。要求是：连续4个或4个以上为1时输出为1，其他输入情况下为0。代码如下： module four_one( x, z, clk, rst, state); input x, clk, rst; output z; output[2:0] state; reg[2:0] state; wire z; parameter IDLE = d0, A = d1, B = d2, C = d3, D = d4; assign z = (state == D) ? 1 : 0; always @(posedge clk or negedge rst) if (!rst) begin state = IDLE; end else casex (state) IDLE: if (x == 1) begin state = A; end else begin state = IDLE; end A: if (x == 1) begin state = B; end else begin state = IDLE; end B: if (x == 1) begin state = C; end else begin state = IDLE; end C: if (x == 1) begin state = D; end else begin state = IDLE; end D: if (x ==1) begin state = D; end else begin state = IDLE; end default: state = IDLE; endcase endmodule 测试代码如下： `timescale 1ns / 1ps module four_one_tst; reg x; reg clk, rst; wire z; wire [2:0] state; always #20 clk = ~clk; always @(posedge clk) begin #20 x = {$random}%2; end four_one uut ( .x(x), .z(z), .clk(clk), .rst(rst), .state(state) ); initial begin x = 0; clk = 0; rst = 1; #2 rst = 0; #50 rst = 1; #500 $stop; end endmodule 使用ModelSim仿真波形：