第11章 时钟分配.pdf

《高速数字设计》 第11 章时钟分配 EDA设计部 雷勇锋 2005.07.07 本章的主要内容:  分析时钟驱动器、时钟信号的特殊布线  改进时钟信号分配的特殊电路 11.1 定时裕量  定时裕量失效 随着频率一直提高到某个频率点、电路失效失效的原 因是触发器2 的建立时间不够。  2-bit环形计数器的定时分析：  本节要点：1：定时裕量用于衡量每个时钟周期中保留的时间间 隙或额外时间；2 ：定时裕量可以防止由于信号串扰、逻辑延时 计算中的错误、后期布线中的小变更造成的对电路的影响。 11.2 时钟偏移  用时序分析来说明时钟偏移：  一个脉冲通过门电路G可能到达的最晚时间是：  触发器2所需的到达时间为：  来自门电路G 的数据必须在 之前到达，以使触发器 2正确建立。用数学关系表达为：  这个约束条件用式（11.1)和式（11.2)展开：  也就是说：时钟周期必须大于触发器的延时、门电路G 的 延时以及建立时间。  本章要点： 时钟偏移和传播延时一样会影响整体的工作速度。 11.3 使用低阻抗驱动器  强制减小时钟偏移的方法包括两部分： 1：把所有的时钟输入靠近安置在一起； 2 ：从同一时钟源驱动。  “蜘蛛腿”时钟分配网络：  ECL 时钟 放大 器：  本节要点： 1：把两个或多个驱动器输出并联在一起，即可做成大的功率驱动器 2 ：TTL时钟信号所需要的总的驱动功率是ECL 电路的25倍 11.4 使用低阻抗的时钟分配线  有3种方法可以降低反射脉冲的高度： 1：减慢驱动器的上升时间，这样可以使它的导数变小，降低了反 射脉冲； *所采用的驱动器只要速度满足时钟偏移的预算即可 2 ：降低每个分支的电容； *两个因素：连接器的寄生电容、连接接收器的PCB板走线电容 3 ：降低时钟分配线的特征阻抗（Z0 ）。 *取决于时钟线实际的几何结构  本节要点： 对于时钟分支线路电容的敏感度，20欧姆时钟线比50欧姆时 钟线低2.5倍。 11.5 多路时钟线的源端端接  串联端接线路的瞬时阻抗：  单个时钟驱动器驱动两个源端端接线路：  只有当线路等长，每个末端的负载相等时，多个源端端 接才适合于非零的驱动器阻抗。  源端端接电阻必须等于：  假设线路A和B远端的脉冲反射同时发生、如果要使负反 射和正串绕正好抵消，需要下列条件： 1：线路必须等长（保证反射脉冲同时到达）。 2 ：负载必须相等（保证反射脉冲有相同的波形）。 3 ：电阻必须按照(11.5)计算。 11.6 控制时钟线上的串扰  取得特殊串扰保护的方法包括两个方面： 1：通过物理方法提供更多的保护； 方法：在时钟走线周围留出额外的间隙，或者把时钟线放在 单独的层中，上下都有地平面。 2 ：通过逻辑方法获得正确的物理结果。 方法：通过书面的方法把时钟布放在受保护的层中；通过网 络分类设定不同的线间距指标要求；先将时钟线指定为宽的走 线进行布线，布线完成后再改为窄的走线，迫使其他线远离时 钟网络；在布线时插入地线，完成布线后将地线删掉，从而迫 使其他线远离时钟走线。 11.7 延时的调整  固定延时： 固定延时用来补偿电路中其他的标称延时，使时钟偏移的标称 值达到希望值； 固定延时由3种基本的构件组成：传输线、逻辑门电路和无源集 总电路。  可调整延时： 