十进制八位频率计课程设计报告.docVIP

PAGE 9 成绩 南京工程学院 课程设计说明书(论文) 题 目 十进制八位频率计 课 程 名 称 数字系统设计 院（系、部、中心）通信工程学院 专 业 电子信息工程 班 级 电信072 学 生 姓 名 周 嘉 学 号 208070642 设 计 地 点 信息楼才C112 指 导 教 师 朱 昊 设计起止时间： 2009年12月21日至2009年12月25日 1、设计任务与要求 设计一个八位十进制的数字频率计： （1）、能对方波测频率； （2）、能用数码管显示。 2、课程设计设备及器件 Max-plus2软件，EDA6000试验箱 3、频率计设计原理及总设计框图 （1）、频率计的基本原理是用一个频率稳定度高的频率源作为基准时钟，对比测量 其他信号的频率。通常情况下计算每秒内待测信号的脉冲个数，此时我们称闸门时间为2秒。闸门时间也可以大于或小于一秒。闸门时间越长，得到的频率值就越准确，但闸门时间越长则每次测量一次频率的间隔越长。闸门时间越短，测得频率值刷新就越快，但测得的频率精度就受影响。本次的课程设计设计的频率计是测频法设计的八位十进制频率计，他有一个测频控制信号发生器，八个有时钟使能的十进制计数器，一个锁存器组成。 （2）设计框图如下图 4、功能模块说明及总体设计 （1）、测频率控制信号发生器 测频测量的基本原理是计算每秒钟内待测信号的脉冲个数。这就要求测频率控制信号发生器的计数使能信号EN能产生一个1秒的脉宽的周期信号，并对频率计的每一个计数器CNT10的EN使能端进行同步测控。当TSTEN高电平时，允许计数；低电平时，停止计数，并保持其所计的数。在停止计数期间，首先需要一个所存信号LOAD的上升沿将计数器在前一秒中的计数值所存进锁存器中，并由外部的7段译码器译出并稳定显示。所存信号之后，必须有一个清零的信号对计数器进行清零，为下一秒的计数做准备。 TESTCTL源程序： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY TESTCTL IS PORT (CLK:IN STD_LOGIC; TSTEN:OUT STD_LOGIC; CLR_CNT:OUT STD_LOGIC; LOAD:OUT STD_LOGIC); END TESTCTL; ARCHITECTURE BEHAV OF TESTCTL IS SIGNAL DIV2CLK :STD_LOGIC; BEGIN PROCESS(CLK) BEGIN IF CLKEVENT AND CLK=1 THEN DIV2CLK=NOT DIV2CLK; END IF; END PROCESS; PROCESS(CLK,DIV2CLK) BEGIN IF CLK=0 AND DIV2CLK=0 THEN CLR_CNT=1; ELSE CLR_CNT=0; END IF; END PROCESS; LOAD=NOT DIV2CLK; TSTEN =DIV2CLK; END BEHAV; 仿真波形如图所示： 元件例化，如图所示： （2）、计数模块 该十进制计数模块有八个一位十进制计数器组成，计数器的特殊之处是：有一个时钟使能输入端EN，用于锁定计数器。当高电平时计数允许，低电平时计数禁止。 该测频的八位十进制频率计的计数模块，先通过VHDL语言编写一位十进制计数器，再将其元件例化后搭建一个八位十进制计数模块。 一位十进制计数源程序： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY CNT10 IS PORT(CLK,RST,EN:IN STD_LOGIC; CQ:OUT STD_LOGIC_VECTOR(3 DOWNTO 0); COUT:OUT STD_LOGIC); END CNT10; ARCHITECTURE BEHAV OF CNT10 IS BEGIN PROCESS(CLK,RST,EN)