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《电子设计自动化》实验报告
实验一 实验名称：３－８译码器的设计
专业及班级： 姓名： 学号：
一、实验目的：
掌握组合逻辑电路的设计方法。
掌握VHDL语言的基本结构及设计的输入方法。
掌握VHDL语言的基本描述语句的使用方法。
二、实验步骤（附源代码及仿真结果图）：
建立工程，Quartus II --File--New project wizard（注意工程目录中不能出现中文字符，不能建立在桌面上）；弹出窗口如图2-3所示。
图2-3 New Project Wizard 窗口
点击next，在出现的对话框中输入如下项目信息：
项目路径，如：D:\EDA experiment\decoder38;
项目名称，如：decoder38。如图2-4所示：
图2-4 项目路径和项目名称对话框
点击2次next后，出现如图2-5所示的对话框：
Device family中选择Cyclone IV E;
Available devices中选择EP4CE115F29C7.
图2-5 器件选择窗口
点击next后，出现EDA工具设置对话框。在Simulation一行中，Tool Name选择ModelSim-Altera，Fomat(s)选择VHDL，如图2-6所示。
图2-6 EDA工具设置对话框
点击next，出现如图2-7所示的对话框：
图2-7 新建项目汇总对话框
点击Finish后，出现如图2-8所示的界面：
图2-8 decoder38项目界面
点击File-New-VHDL File，如图2-9所示。点击ok关闭对话框。
图2-9 新建VHDL文件窗口
在文本编辑框内键入如下程序：
LIBRARY ieee;
USE ieee.std_logic_1164.ALL;
ENTITY decoder38 IS
PORT(
A, B,C,G1,G2A,G2B: IN STD_LOGIC;
Y: OUT STD_LOGIC_VECTOR(7 DOWNTO 0));
END decoder38;
ARCHITECTURE Behavior OF decoder38 IS
SIGNAL indata: STD_LOGIC_VECTOR(2 DOWNTO 0);
BEGIN
indata = CBA;
PROCESS (indata, G1, G2A,G2B)
BEGIN
IF (G1=1 AND G2A=0 AND G2B=0) THEN
CASE indata IS
WHEN 000=Y
WHEN 001=Y
WHEN 010=Y
WHEN 011=Y
WHEN 100=Y
WHEN 101=Y
WHEN 110=Y
WHEN 111=Y
WHEN OTHERS =Y=XXXXXXXX;
END CASE;
ELSE
Y
END IF;
END PROCESS;
END Behavior;
将文件保存为decoder38.vhd后，开始编译，点击Processing-Start Compilation，编译成功后，出现如图2-10所示界面：
图2-10 编译成功界面
10. 再次新建一个vhdl文件，键入如下的modelsim测试程序：
LIBRARY ieee;
USE ieee.std_logic_1164.ALL;
ENTITY decoder38_tb IS
END decoder38_tb;
ARCHITECTURE Behavior OF decoder38_tb IS
COMPONENT decoder38
PORT (
A,B,C,G1,G2A,G2B: IN STD_LOGIC;
Y: OUT STD_LOGIC_VECTOR(7 DOWNTO 0));
END COMPONENT;
SIGNAL A: STD_LOGIC:=0;
SIGNAL B : STD_LOGIC:=0;
SIGNAL C: STD_LOGIC:=0;
SIGNAL G1: STD_LOGIC:=1;
SIGNAL G2A: STD_LOGIC:=0;
SIGNAL G2B: STD_LOGIC:=0;
SIGNAL Y: STD_LOGIC_VECTO
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