北工大-数字逻辑基础与verilo硬件描述语言课后答案-清华大学出版社-2013最新复习课程.ppt

第5章 锁存器与触发器 5.1 分别写出JK触发器、D触发器和T触发器的简化次态真值表及次态方程。 J K Qt+1 0 0 Qt 0 1 0 1 0 1 1 1 Qt D Qt+1 0 0 1 1 T Qt+1 0 Qt 1 Qt 补充：可进一步画出逻辑符号、时序图 5.2 根据题图5-1给定的波形，画出高有效使能D锁存器和上升沿D触发器初态均为0时的输出波形。 EN / CP D Q D锁存器 Q D触发器 锁存器——在EN=1期间，输入影响输出；否则，输出保持不变。 触发器——有效沿时刻，输入影响输出；否则，输出保持不变。 5.3 根据题图5-2给定的波形，画出下降沿JK触发器初态均为0时的输出波形。 CP J K Q 5.4 画出T触发器的状态转移图。 0 1 T=1 T=1 T=0 T=0 T触发器特性： T=1，翻转 T=0，保持 5.5 用Verilog HDL 描述下列触发器： （1）具有低有效异步置位、异步清零功能的下降沿D触发器。 module Dff_1(clk,clr,set,d,q) ; input clk, clr, set, d ; output q ; reg q ; always @(negedge clk or negedge clr or negedge set) if (clr==0) q=0 ; else if (set==0) q=1 ; else q=d ; endmodule 注意：有效级的匹配；采用非阻塞赋值。 补充：同步置位、同步清零，如何描述？ （2）具有高有效同步置位、同步清零功能的上升沿JK触发器。 module JKff_2(clk,clr,set,j,k,q) ; input clk, clr, set, j, k ; output q ; reg q ; always @ (posedge clk) if (clr==1) q=0 ; else if (set==1) q=1 ; else case ({ j,k }) 2’b00 : q=q ; 2’b01 : q=0 ; 2’b10 : q=1 ; 2’b11 : q=~q ; endcase endmodule 注意：同步？ 置位、清零均在clk有效沿时刻完成。 （3）具有高有效异步清零功能的上升沿T触发器。 module Tff_3(clk,clr,t,q) ; input clk, clr, t ; output q ; reg q ; always @(posedge clk or posedge clr) if (clr==1) q=0 ; else if (t==0) q=q ; else q=~q ; endmodule 5.6 设题图5-3所示各触发器的初态均为0，画出在cp作用下各触发器的输出波形。 J Q CP K 1 Q1 CP J K Q1 D Q CP Q2 CP D Q2 T Q CP Q3 1 CP T Q3 此题应认真体会 5.7 设题图5-4中触发器的初态Q1Q0=00，画出在CP作用下Q0、Q1的时序波形，并说明经过3个时钟脉冲后Q1Q0将变成00、01、10还是11状态。 J Q CP K 1 Q0 J Q CP K CP Q1 CP J0=K0=1 JI=K1=Q0 Q0 Q1 经过3个时钟脉冲后Q1Q0将变成11状态。 此题很典型，应认真体会 将JK触发器转换成D触发器。 D触发器： JK触发器： 令 有 比较，有 J CP K Q 1 D 将T触发器分别转换成JK触发器和D触发器。 T→D 令 D=T⊕Q 依调换律，有 T=D⊕Q T Q CP =1 D 补充:思考题 T→JK 目标JK触发器 给定T的激励 J K Qt Qt+1