原理图规范要求与封装设计技巧课件.ppt

象限 封装建库规范（续） 栅格设计要求 确保每个管脚准确放置在栅格为5或5的倍数上面（建议为5） 封装建库规范（续） 极性元件设计要求 所有有极性的两脚元件（如二极管、铝电解电容、钽电容等）统一设计为第1管脚为正极，第2管脚为负极。 封装建库规范（续） 管脚命名要求 所有以字母命名管脚的元件（如二极管、三极管、场效应管等）均应以字母命名Pin Number，与数字命名管脚相区别。如二极管管脚为A、K；三极管管脚为E、B、C；场效应管管脚为G、D、S。 封装建库规范（续） 易识读要求 逻辑封装设计应直观、易读、方便原理图整体设计。对于部分管脚较多的芯片，应以多个子部件的形式进行设计，且确保各子部件为实现各子模块功能，切忌各功能模块混合设计，为后续的原理图设计带来不便且不易识读。 封装建库规范（续） IC类器件设计通用要求 IC类器件设计封装时应将各功能模块管脚排在一起，不一定需要按顺序阵列管脚，同时必须 标明各管脚功能名称；而对于接插件类元件则必须按顺序阵列管脚。 IC类元件封装设计时管脚如为左右排列，如非必要，应避免对称放置，以免和接插件类元件封装相混淆。如图10。 绝对不允许设计IC类逻辑封装时直接用数字排列表示管脚的Pin Name。 封装建库规范（续） 封装建库规范（续） 管脚定义补充 设计注意事项 层次总图设计要求 采用自下而上层次总图方式设计原理图时，层次模块必须由执行Design/Create Symbol From Sheet获得，而不能通过Place/SheetSymbol之后再手工编辑。超过两张（含两张）子图纸时必须采用层次总图。 设计注意事项（续） 层次子图设计要求 层次总图设计时，各子图纸模块中所有不在或不只在本页有连接的网络必须添加I/O PORT，只在单页子图上有连接的只可以用Wire连接或用Net Label标注，不需要加I/O PORT。确保总图层次模块中有且只有多页互有连接的网络标示符，方便设计、检查。 设计注意事项（续） I/O PORT的网络连接要求 设计注意事项（续） Net Label设计要求 设计注意事项（续） 射频链路网表设计要求 射频通路连线必须带有射频网络系标志，如图 设计注意事项（续） 射频通路设计注意事项 功放管匹配电路中通路电容的位置需要按照匹配拓扑的先后、上下位置依次正确顺序摆放。 射频通路上需标注各级链路的输入、输出功率。 射频链路每级放大管需标注增益，每级器件或π衰减网络都需标注衰减值。 功率放大管（包括A类微波放大管）要求标注工作电流、输出功率、增益、P-1或P-3等信息。 器件名称要求标注准确，一般不允许缩写。 带匹配线路长度要求的功率放大管，如果没有专用匹配PCB设计图时，需要在原理图中注明匹配线长度，已经提供专用匹配PCB设计图的情况下不需要标注，以免重复。 设计注意事项（续） 悬空的管脚配置要求 设计注意事项（续） I/O自由调整要求 I/O口可以自由调整的元件如FPGA、CPLD等，其用到的管脚必须一一配置Net Label，以方便实际PCB设计中调整互换。同时注意必须用不同的颜色区分可调整管脚与不可调整管脚的Net Label。统一标注：可调整管脚的Net Label颜色用红褐色221号（默认），不可调整管脚的Net Label颜色用鲜红色227号 设计注意事项（续） 端接匹配要求 原理图设计时应始端匹配靠近始端、终端匹配靠近终端，方便PCB设计时进行最佳的布局布线。 端接匹配要求（续） 设计注意事项（续） 特殊信号设计要求 对于一些特殊信号如差分线、时钟线、高速数据线等，Net Label应包含表明其信号属性的字母，时钟线----CLK、数据线----DATAD、地址线----ADDRA、复位线----RST等。同时在原理图其相对位置用Text标明其信号频率、需阻抗匹配应标明其阻抗控制值。如图17a（原理图中以“R”表示“Ω”） 设计注意事项（续） 设计注意事项（续） 差分线Net Label必须配对出现，一般情况其Net Label前部分都是一样，只有最后一两个字符区分，如CLKP、CLKN；CLKMA、CLKPA；INMA、INPA；DATA+、DATA-等。在原理图其相对位置用Text标明信号频率、差分阻抗Zdiff，一般差分线差分阻抗为100Ω、90Ω、70Ω几种居多。如图17b。 设计注意事项（续） 电流标注要求 存在高压或大电流等电路的子单元中电压超过50V或电流超过1A的部分必须标明；整板供电网络（DC/DC、LDO等）所有输出均应标明电流负载值。以方便PCB设计时对于高低压之间的安全间距、电源线宽的设置与检查。 设计注意事项（续） 接插件设计要求 在选择接插件时应注意单板内尽可能不要选用同样规格、管脚数一致的插座或插