EDA技术与CPLDFPGA编程实验指导书.docxVIP

附录实验指导 第一部分实验系统介绍 木系统主要由CPLD主芯片（或适配器）和外围的输入输出外设构成，CPLD主芯片的 所有用户可用I/O 口均没有固定接入，而仅以插孔的形式存在，因此用户在设计时，可根据 需要定义管脚。 （一）EPM7128S适配器说明 坏绕适配器的圆插空是将芯片所有的对川插孔直接引出，插空旁的数字/标号就是芯片 上被外连的管脚号（即pin number）0用八可根据适配划分后的结果，总接用连线将对应管 脚号的插孔同所选外设的接口插孔相连。以下是管脚说明。 引岀接线 端口标号 对应EPM7128S的 引脚号(pin number) 电特性 备注 Pin 12 ?31 适配器左侧 Pin 12 ?31 15 个 I/O 可编程输入瀚出 Pin33 ?52 适配器下侧 Pin33 ?52 16 个 I/O 可编程输入/输出 Pin54 ?74 适配器右侧 Pin54 ?74 16 个 I/O 可编程输入/输出 Pinl2?31 4?11 适配器上侧 Pin 12 ?31 4?11 13 个 I/O 可编程输入/输出 CLK1 适配器左上方 83 CLK1 全局时钟输入 CLK2 适配器左上方 2 CLK2 全局吋钟输入 CLRn 适配器左上方 1 RESET 全局清零输入 OEln 适配器左上方 84 0E 全局使能输入 （二）吋钟源 六路单独时钟，按频率范围高低排列