VHDL语言数字时钟论文.pdfVIP

实验名称：基于 FPGA 的具有闹钟和 校时功能的数字钟设计 一、设计内容和要求 实验要求使用 VHDL 进行多功能时钟的设计具体要求如下： 1.能将基本的小时、分钟、及秒钟显示在数码管上。 2．能利用拨码开关进行时间的校正。 3.具有整点报时和闹钟的功能。 二、 FPGA 简介 以硬件描述语言（Verilog 或 VHDL）所完成的电路设计，可以经过简单 的综合与布局，快速的烧录至 FPGA 上进行测试，是现代 IC 设计验证的技术 主流。这些可编辑元件可以被用来实现一些基本的逻辑门电路 （比如 AND、OR、XOR、NOT）或者更复杂一些的组合功能比如解码器或数学方程式。 在大多数的 FPGA 里面，这些可编辑的元件里也包含记忆元件例如触发器 （Flip－flop）或者其他更加完整的记忆块。 FPGA 采用了逻辑单元阵列LCA （Logic Cell Array）这样一个概念，内 部包括可配置逻辑模块 CLB （Configurable Logic Block）、输入输出模块 IOB （Input Output Block）和内部连线（Interconnect）三个部分。 现场可 编程门阵列（FPGA）是可编程器件，与传统逻辑电路和门阵列（如 PAL，GAL 及 CPLD 器件）相比，FPGA 具有不同的结构。FPGA 利用小型查找表 （16×1RAM）来实现组合逻辑，每个查找表连接到一个D 触发器的输入端，触 发器再来驱动其他逻辑电路或驱动 I/O，由此构成了既可实现组合逻辑功能又 可实现时序逻辑功能的基本逻辑单元模块，这些模块间利用金属连线互相连接 或连接到 I/O 模块。FPGA 的逻辑是通过向内部静态存储单元加载编程数据来实 现的，存储在存储器单元中的值决定了逻辑单元的逻辑功能以及各模块之间或 模块与 I/O 间的联接方式，并最终决定了FPGA 所能实现的功能，FPGA 允许无 限次的编程。 FPGA 基本特点 采用 FPGA 设计 ASIC 电路(专用集成电路），用户不需要投片生产，就能 得到合用的芯片。 FPGA 可做其它全定制或半定制 ASIC 电路的中试样片。 FPGA 内部有丰富的触发器和 I/O 引脚。 FPGA 是 ASIC 电路中设计周期最短、开发费用最低、风险最小的器件之一。 FPGA 采用高速 CMOS 工艺，功耗低，可以与 CMOS、TTL 电平兼容。 可以说，FPGA 芯片是小批量系统提高系统集成度、可靠性的最佳选择之 一。 FPGA 是由存放在片内 RAM 中的程序来设置其工作状态的，因此，工作时 需要对片内的 RAM 进行编程。用户可以根据不同的配置模式，采用不同的编程 方式。 加电时，FPGA 芯片将 EPROM 中数据读入片内编程RAM 中，配置完成后， FPGA 进入工作状态。掉电后，FPGA 恢复成白片，内部逻辑关系消失，因此， FPGA 能够反复使用。FPGA 的编程无须专用的FPGA 编程器，只须用通用的 EPROM、PROM 编程器即可。当需要修改 FPGA 功能时，只需换一片 EPROM 即可。 这样，同一片 FPGA，不同的编程数据，可以产生不同的电路功能。因此，FPGA 的使用非常灵活。 如图 2.1 所示，逻辑单元（LE）结构主要由一个4 输入查找表和一个可 编程寄存器构成，4 输入查找表用以完成组合逻辑功能，每个逻辑单元中的可 编程寄存器可被配置成为 D、T、JK 和 SR 触发器。每个可编程触发器具有数 据、时钟、时钟时能、异步数据装载、清零和异步置位/复位信号。逻辑单元 中的时钟、时钟使能选择逻辑可以灵活配置寄存器的时钟以及时钟使能信号。 如果是纯组合逻辑应用，可将触发器旁路，这样查找表的输出可以直接作为逻 辑单元的输出。每个逻辑单元的输出都可以连接到局部连线、行列、寄存器链 等布线资源。 图2.1 ： 查找表（LUT ）结构示意图 三、设计原理 1．工作原理 多功能数字钟系统共包括三个模块，即分频器模块、计数器模块和显示 译码模块。 多功能数字钟的功能可以从整体上分为三类，分别是正常计时、时钟校 对和闹钟设置，所以考虑在系统中设置一个模式控制信号 kb。模式控制信号对 应两个按键，当 kb=00 时，则数字钟将在正常计时；当kb=01 时，则数字钟将 在时间校