实验5 数字秒表.docVIP

实验5 数字秒表 一、实验目的 熟练掌握数字系统中整数分频器和任意进制计数器的设计； 学习利用分频器和计数器设计小型数字系统； 掌握VHDL语言进行较复杂数字系统设计； 二、实验原理 数字秒表的逻辑结构主要由分频器、十进制计数器组成，如下图5.1所示，计时精度为0.01s。设计时首先需要获得一个比较精确的100Hz计时脉冲，即周期为1/100秒的计时脉冲。模块CLKGEN是100Hz的时钟信号发生器，它实现从高频3MHz到100Hz的分频。其次，需要对每一计数器设置清零信号和时钟使能（计时允许）信号，以作为秒表的计时起停控制开关。6个计数器的计数值通过外设的BCD译码器输出显示。图5.1的6个4位二进制计数器输出的显示值分别为： DOUT[3..0]? 1/100s，DOUT[7..4]? 1/10s，DOUT[11..8]? 1s， DOUT[15..12]? 10s，DOUT[19..16]? min，DOUT[3..0]? 10min 三、实验内容 1、编写实现从高频3MHz到100Hz的分频模块CLKGEN的VHDL源程序，文件名为“CLKGEN.VHD”，并对其进行编译和仿真，生成元件符号入库。CLKGEN模块的VHDL语言参考程序如下： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY CLKGEN IS PORT(C