利用FPGA实现恒比定时算法-IndicoIHEP-高能物理研究所.pptVIP

中子-伽马甄别实验结果 1GSPS 2GSPS 32通道高分辨时间测量电子学板卡 通道数 ：32路单端模拟信号+8路定时信号 信号输入：1VPP 采样频率：750MSPS—5GSPS 数据精度：14-bit 传输速率：千兆网 触发模式：外部触发，内部触发，软件触发 主要功能：原始波形传输，波形甄别，信号积分，数字定时等等 应用领域：晶体时间性能测量、正电子寿命谱仪、多通道粒子波形甄别... 32通道高分辨时间测量电子学板卡 100MHz正弦波形 中国科学院高能物理研究所 INSTITUTE OF HIGH ENERGY PHYSICS 谢谢！ * * * * * * * * * * * * * * * * * * * * * 第十九届全国核电子学与核探测技术学术年会 多通道高速采样电子学研究与应用 报告人： 蔡佳乐 单 位： 中国科学院高能物理研究所 北京市射线成像技术与装备工程技术研究中心 报告内容 基于DRS4的在线时间测量 基于DRS4的在线中子-伽马甄别 其它 时间测量在高能物理中的应用 Particle identification（PID）100ps – 1ns TOF-PET better than300ps Forward physics at HL-LHC below10ps PID through Cherenkov radiation below100ps TOF-PET：更快的扫描，更低的注射药量，更高的信噪比，更好的图像分辨率 传统时间测量系统结构 比较器定时方法 前沿定时 多阈值前沿定时 过零定时 恒比定时（最优） TDC实现方式 专用TDC芯片（10ps） 利用FPGA实现TDC（10ps） 数字化的时间测量系统结构 数据获取系统：将探测器信号波形数字化，传输到上位机 离线分析方法 数字前沿定时 数字恒比定时 波形插值拟合 上升沿近似拟合 DAQ 基于DRS4+FPGA在线时间测量系统 DRS4+FPGA 整个系统集成度高，结构简单，系统效率高 DRS4高采样率获得高时间分辨率 FPGA实现DCFD算法，实时获取时间信息 DRS4基本介绍 8通道 输入 8通道并行输出 复用读出 片内PLL，低频时钟输入 8 + 1通道模拟信号输入，每通道1024采样深度 950MHz模拟带宽(差分输入) 700MSPS ~ 5GSPS 采样率 最大读出速率33MHz 低功耗(17.5mW/Ch @ 2GSPS) 高信噪比低噪声(69dB, 0.35mV校正后) 电子学硬件结构 analog front end DRS4 FADC FPGA trigger DAC control POWER INPUT 5V POWERSUPPLY FPGA CONFIGURE NET WORK 与传统时间测量系统对比 10cm 传统时间测量系统 DRS4的校正 DRS4内部结构示意图 由于芯片制造工艺限制，导致采样信号的不一致性。 利用FPGA对DRS4实时校正方法 校正命令 采集基线 基线加和 写入RAM 1024次？ RAM数据 读出 计算平均 写入RAM 结束 0 1 2 . …… 1023 1022 1021 . . …… . . . . . . . . . . RAM 地址 14bit 校正前 校正后 校正数据存储在FPGA内部RAM中 YES NO 与DRS4采样单元对应的RAM地址中校正数据读出并从波形中减去 实际波形校正结果（LaBr3晶体） 上升沿~1.5ns 使用的定时方法—恒比定时 恒比定时原理—可以去除信号幅度带来的时间晃动 利用FPGA实现恒比定时算法 定时点 采样点N+1 采样点N ΔHN+1 ΔHN t1 t2 原始信号 延迟信号 衰减信号 电子学本征时间分辨率 符合时间分辨率：21.8ps 单通道时间分辨率：15.4ps 实际实验：符合事例波形（LYSO） LYSO+SiPM时间分辨性能测试 FWHM ~170ps 22Na 实时参数调节 基于DRS4中子-伽马甄别 传统方法对比 模拟方法:结构复杂，成本低，甄别效果差 数字方法:高速ADC, 成本高，甄别效果好 DRS4+在线甄别算法 与高速ADC相比，DRS4成本低、处理更简单 FPGA实现甄别算法，在线数据处理，效率高 电荷比较法（FPGA实现） 在硬件中实现了甄别算法，可在电子学系统中进行实时的中子-伽马甄别。参数在线可调 中子-伽马甄别算法逻辑框图（FPGA） * * * * * * * * * * * * * * * * * * * * *