计算机组成原理第3章 运算方法和运算器.pptVIP

2)原码一位乘的硬件配置 如图3.15所示为原码一位乘法的硬件逻辑结构图。从图中可以看出，原码一位乘法需要设置3个寄存器A,B和C。A和C都是具有右移功能的寄存器。B用于存放被乘数，C存放乘数，A寄存器的初值设为0，然后用于存放部分积，最后存放乘积的高位。 * 图3.15　原码一位乘法硬件逻辑结构图 * 二、补码一位乘 补码乘法的操作数均采用补码的形式进行乘法运算，最后的乘积也为补码的形式。乘积的符号可以自然得到。 其中X0和Y0为符号位，则补码乘法公式为： * 2)比较法算法分析 进一步探讨补码乘法公式，将式（3.10）展开并进行以下变换： * 若定义［A0］补为初始部分积，［A1］补…［An］补依次为各步求得的累加并且右移后的部分积，则可将式（3.11）改写为如下递推形式，它更接近于乘法的分步运算形式。 * 表3.6　补码一位乘运算规则 * 从上面两个例子，我们可以总结补码一位乘的运算过程为： ①要完成补码一位乘，需设置3个寄存器，以存放有关的操作数与运算结果，其中两个用于存放被乘数和乘数，第3个寄存器（累加器）用于存放部分积。最后的乘积结果为部分积和乘数共同表示，乘数为低位部分，部分积为高位部分。 * ②操作数、结果均采用补码表示，被乘数(B)、累加和(A)取双符号位，符号参加运算，A初值为0； ③乘数C取单符号位，符号参加移位，以决定最后是否修正； ④C末位设置附加位Cn+1，初值为0，CnCn+1组成判断位，决定运算操作； ⑤作n步循环,若需作第n+1步,则不移位,仅根据Y0与Y1的比较结果作修正（1.0：-B修正；0.1：+B修正；0.0：不修正；1.1：不修正）。 * 二、并行加法器进位链 并行加法器可以同时对数据的各位进行相加，一般用n个全加器来实现n个操作数的各位同时相加。其操作数中的各位是同时提供的，但由于进位是逐级形成，低位运算所产生的进位会影响高位的运算结果，所以各位的和并不能同时得到。操作数的位数越多，加法的运算时间越长。 * 1）进位信号的基本逻辑 如前所述，假定第i-1位为低位，则第i位产生的进位信号逻辑为： 也可以表示为 或者 将上述逻辑用通式表示为： * 2）并行加法器进位链 （1）并行加法器的串行进位 串行进位（也称行波进位）方式，是指逐级地形成各位进位，每一级进位直接依赖于前一级进位。设n位并行加法器中第1位为最低位，第n位为最高位，初始进位为C0，则各进位信号的逻辑式为： * 图3.3　采用串向进位的并行加减器 * （2）并行加法器的并行进位 并行进位的特点是各级进位信号同时形成。 * （3）分组进位 典型的分组方法是4位一组，组内采用并行进位结构，连同4位全加器集成在一块芯片上；组间可以采用串行进位或并行进位，如果采用组间并行，也可将组间并行进位链集成在专用芯片之中；如果加法器位数较长，则可分级构成并行进位逻辑。 * 图3.4　组内并行、组间串行的16位加法器 * 图3.5 组内并行、组间并行的16位加法器 * 三、多功能算术逻辑运算部件 利用集成电路技术，可将若干位全加器、并行进位链、输入选择门等三部分集成在一块芯片上，称为多功能算术、逻辑运算部件ALU。如SN74181就是一种4位ALU芯片，每块芯片上有4位全加器、4位并行进位链、4位输入选择门。此外，还有8位片、16位片的ALU器件。 * 1）ALU的组成 SN74181为专用的芯片，是一个4位的算术逻辑运算单元，既可以完成4位二进制的算术运算功能，也可以完成4位二进制数的逻辑运算功能。 * 一位算术逻辑运算单元由一位全加器和一位逻辑运算功能部件组合而成，其中第i位的运算单元的逻辑框图如图3.6所示。 图3.6　1位运算单元逻辑框图 * * 图3.7　SN74181芯片逻辑图 * 2)ALU的运算功能 表3.5为SN74181芯片的算术和逻辑运算功能表。 * * 3)ALU的进位逻辑 用若干片SN74181可以方便地构成更多位数的ALU部件。片内已经实现组内并行进位，如果采取组间串行进位结构，只需将几片SN74181简单级联，即将各片的进位输出Cn+4送往高位芯片的进位输入端Cn，如图3.8所示。 * 图3.8　组间串行进位的ALU图 * 图3.9　组间并行进位的ALU * 四、运算器组织 运算器中除了有作为核心部件的加法器外，还应该有能提供操作数和暂存运算结果的寄存器和数据传送的通路。 * 运算器中的各个部件之间需要通信，为了简化通信线路，通常采用总线方式。常采用三态门来控制总线上的数据传送方向。例如对于8位单向总线，其控制逻辑如图3.10所示，当T=0（有效）时，三态门开通，8位的数据可以从a端传送到b端，通过8条总线可以从源件传送到目的件中；当T=1（无效）时，三态门