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Report constraints 时序满足 时序不能满足 * * / 89 report_timing 报告指定的起点（start points）到终点（endpoints）的延时 start points: 输入端 触发器的时钟端 End points 输出端 触发器的数据输入端 * * / 89 设置电路的工作环境 （1/4） Operating condition 温度 电源电压 工艺偏差 互连模型 * * / 89 设置电路的工作环境 （2/4） report_lib smic18_tt * * / 89 设置电路的工作环境 （3/4） Syntax: set_operating_conditions -library 库名称 工作环境名 Attributes - Operating Environment - Operating Conditions * * / 89 设置电路的工作环境 （4/4） * * / 89 设置连线负载 (1/2) 连线负载大小 通过设计的规模来表征连线负载的大小 set_wire_load_model -name 连线负载名 -library 库名称 对象列表 Attributes - Operating Environment - Wire Load * * / 89 设置连线负载 (2/2) 连线负载模式 : top：某一模块的连线负载设为top模式意味着该模块及其子模块中所有连线的连线负载大小均取该模块的值 enclosed：某一模块的连线负载设为enclosed模式意味着该模块及其子模块中所有连线的连线负载大小的取值与恰好能完全包含该连线的最底层模块的连线负载大小一致。 segmented：这是一种分段模式，意味着一根连线上不同段的连线负载不同，某一段地连线负载与恰好包含该段的最底层模块的连线负载大小一致。 无图形化方式 set_wire_load_mode 模式名 * * / 89 设置输出负载 （1/2） 为了更精确地计算电路的延时，DC需要知道设计的输出端驱动的负载大小（主要是电容） Syntax set_load 负载电容值 对象列表 Attributes - Operating Environment - Load * * / 89 设置输出负载 （2/2） * * / 89 设置输入驱动 （1/2） 为了精确计算电路的延时，DC还需知道设计输入端的驱动能力的情况 set_driving_cell -lib_cell 库单元名 -library 库名称 -pin 管脚名 -no_design_rule 端口名列表 set_drive 阻抗 端口名列表 Attributes - Operating Environment - Drive Strength * * / 89 设置输入驱动 （2/2） drive_of(smic18_tt/FFDNSRHD2X/Q) * * / 89 设计环境脚本 * * / 89 Design flow 读入设计(read, analyze/ elaborate) 设定设计环境（Design Environment） 设定设计约束（Design Constraints） 综合（compiler） 分析结果（report and analyze） 保存结果（write and save） * * / 89 设计约束 设计约束:描述了设计的目标 主要包括 时延约束 面积约束 * * / 89 时延约束－－时序电路 创建时钟 create_clock 端口名 -period 周期 -waveform 边沿列表 set_dont_touch_network clk Attributes - Clocks - Specify * * / 89 创建时钟（cont.） * * / 89 设置输入延时 TC = Td + TM + TN + Ts Tc＝20ns Td + TM ＝5ns TN ＝？ multi-cycle; false path Pipelining; * * / 89 Max. and Min delay * * / 89 Syntax set_input_delay -clock 时钟名 -max -min 延时值 端口名列表 set_input_delay –clock clk –max 1 find (port, “mode”) set_input_delay –clock clk –min 0 find